王興宏，涂 波，閆 華，張艷飛

（1.中國電子科技集團公司第58研究所，江蘇無錫214072；2.無錫中微億芯有限公司，江蘇無錫214072）

基于FPGA可配置任意整數(shù)半整數(shù)50%占空比時鐘分頻的實現(xiàn)

王興宏1，涂 波1，閆 華2，張艷飛1

（1.中國電子科技集團公司第58研究所，江蘇無錫214072；2.無錫中微億芯有限公司，江蘇無錫214072）

基于FPGA，采用FPGA內(nèi)部相移時鐘，設(shè)計了一種可配置任意整數(shù)半整數(shù)50%占空比的時鐘分頻電路。以環(huán)形觸發(fā)器電路為主要分頻電路，根據(jù)各相移時鐘的相位關(guān)系調(diào)整輸出時鐘占空比。設(shè)計結(jié)合時鐘的相位關(guān)系與分頻時鐘周期的關(guān)鍵點，以多輸入差分鎖存結(jié)構(gòu)完成輸出時鐘的占空比調(diào)整，最終實現(xiàn)整數(shù)、半整數(shù)分頻。最后對電路進行了仿真驗證。

FPGA；占空比；整數(shù)半整數(shù)分頻；差分

1 引言

隨著無線通信技術(shù)的快速發(fā)展，頻率綜合作為現(xiàn)代通信系統(tǒng)的核心部分，對其性能要求越來越高。在無線局域網(wǎng)、移動通信、衛(wèi)星通信、雷達監(jiān)測、數(shù)字電視等先進的電子系統(tǒng)中需要一個輸出頻率高度穩(wěn)定的頻率綜合器來產(chǎn)生輸出頻率。分頻是頻率綜合器的重要組成部分，它直接影響頻率綜合器的分辨率、頻率切換速度和輸出相位噪聲。在現(xiàn)有的技術(shù)下小數(shù)分頻是通過計數(shù)器計數(shù)的方法來實現(xiàn)的。這樣對IC設(shè)計來說，需要占用很大的空間。因此現(xiàn)在的研究主要集中在如何設(shè)計性能良好、集成度高的結(jié)構(gòu)以最大限度降低由于小數(shù)分頻造成的雜散問題。

本設(shè)計的目的是克服現(xiàn)有實現(xiàn)方案存在的不足，提供一種基于FPGA[1]50%占空比可配置任意整數(shù)半整數(shù)分頻實現(xiàn)的結(jié)構(gòu)設(shè)計，使其提高集成度，避免無效的冗余設(shè)計。

2 設(shè)計方法與實現(xiàn)

在提及有關(guān)分頻的結(jié)構(gòu)時，通常會想到采用計數(shù)器，通過脈沖吞吐計數(shù)器和鎖相環(huán)計數(shù)，先設(shè)計兩個不同分頻比的整數(shù)分頻器，然后通過單位時間內(nèi)兩種分頻比出現(xiàn)的不同次數(shù)來獲得所需要的小數(shù)分頻值。在分頻整數(shù)、小數(shù)、指定占空比（比如說25%、75%占空）分頻時鐘，很少采用時鐘本身的相位優(yōu)勢設(shè)計。從單獨設(shè)計分頻器的角度出發(fā)，似乎看起來采用計數(shù)器的設(shè)計理念要優(yōu)于本設(shè)計，但要設(shè)計一款集成度很高的IC，采用本設(shè)計則更合理且更能節(jié)省資源。本設(shè)計基于FPGA，采用FPGA內(nèi)部四相位相移時鐘，快速定位整數(shù)分頻和半整數(shù)對應(yīng)的二分頻時鐘的周期、半周期、四分之一周期、四分之三周期位置，并采用窄脈沖來標記以上關(guān)鍵周期位置，多輸入差分結(jié)構(gòu)完成輸出目標分頻時鐘。

圖1為傳統(tǒng)小數(shù)分頻的設(shè)計實現(xiàn)過程，其基本的設(shè)計思想是：進行模N的計數(shù)，在計數(shù)到N-1時，輸出時鐘變?yōu)?，回到計數(shù)0時，又變?yōu)?；在時鐘為1期間，只要保持計數(shù)值N-1為半個時鐘周期，即實現(xiàn)了N-0.5的分頻。圖2將N-0.5分頻時鐘再二分頻，異或，可使得觸發(fā)時鐘每經(jīng)過N-0.5分頻時鐘周期就會產(chǎn)生一次時鐘翻轉(zhuǎn)。這樣即可實現(xiàn)N-0.5倍的分頻。

圖1 傳統(tǒng)半整數(shù)分頻器的實現(xiàn)

圖2 整數(shù)半整數(shù)分頻電路設(shè)計流程圖

圖2所示為整數(shù)半整數(shù)分頻電路設(shè)計流程圖，整數(shù)半整數(shù)50%占空比時鐘分頻的實現(xiàn)分為4個階段。第一階段提出設(shè)計所需要的目標分頻系數(shù)，并確定n× 2分頻系數(shù)；然后進入第二階段，圍繞第一階段的兩種分頻系數(shù)，對分頻器電路進行配置，依據(jù)FPGA內(nèi)四項位時鐘產(chǎn)生目標分頻時鐘，隨后進入占空比調(diào)整階段。在完成占空50%調(diào)整之后進入最后一個階段輸出目標分頻時鐘。

圖3所示為整數(shù)半整數(shù)分頻器電路設(shè)計，其工作原理如下所述：首先通過配置，選擇對應(yīng)n×2分頻系數(shù)（n為目標分頻系數(shù)）的MUX，完成分頻后，F(xiàn)PGA內(nèi)部的四項位時鐘負責采集n分頻時鐘的關(guān)鍵周期點。從圖3可以看出，分別采用4路單輸入差分結(jié)構(gòu)來合成分頻時鐘，最后如圖2所示在占空比調(diào)整階段，圍繞之前輸入的4路時鐘，采用多輸入差分電路，合成n分頻時鐘，并完成占空比50%的調(diào)整后輸出。本設(shè)計在功能上可以配置任意整數(shù)半整數(shù)分頻系數(shù)[3]，并對目標分頻時鐘完成自動調(diào)整占空比功能；在設(shè)計結(jié)構(gòu)上采用對稱重復的設(shè)計單元，分頻過程中不存在計數(shù)器計數(shù)所浪費的時間和所需要的設(shè)計空間，能夠快速定位到半整數(shù)分頻的周期和占空比50%的時鐘位置。

圖3 整數(shù)半整數(shù)分頻器設(shè)計圖

如圖4所示，提供了圖3小數(shù)分頻時鐘（目標分頻時鐘）調(diào)整占空比差分結(jié)構(gòu)，其中A置為高電平，OE、OEN互補，在分頻前OE置為“1”；當分頻開始時，OE置為“0”，同時S1接N×2分頻的起始周期時序，S2接N×2分頻的半周期時序，S3接N×2分頻的四分之一周期時序，S4接N×2分頻的四分之三周期時序。

圖4 輸出分頻時鐘差分結(jié)構(gòu)

如圖5所示設(shè)計提供了具體的1.5分頻實現(xiàn)過程。首先在完成3分頻時，需要源時鐘采用觸發(fā)器輸出并反饋的方法，經(jīng)過3個觸發(fā)器，與PHASE0時鐘通過差分使之定位到3分頻的周期位置，另外需要源時鐘過1個觸發(fā)器，與PHASE180時鐘通過差分定位到3分頻半周期位置。同理，將得到四分之一、四分之三周期位置，設(shè)計將 PHASE0與 PHASE180、PHASE90與PHASE270組成兩組互補時鐘，由于兩組時鐘相位相差180°，那么一定存在超前和滯后半個周期，所以在后半段完成定位分頻時鐘的關(guān)鍵周期點時起到了重要作用，并且兩組時鐘之間又有著90°相位差，所以在定位四分之一、四分之三周期的關(guān)鍵周期點上提供了保障。此外在設(shè)計中采用完全相同的結(jié)構(gòu)進行設(shè)計，從而降低了設(shè)計復雜度[4]。

圖5 1.5分頻的實現(xiàn)

3 仿真驗證

整個設(shè)計基于SMIC工藝，建立整個仿真驗證環(huán)境，利用Cadence公司仿真工具spctre進行設(shè)計仿真驗證。

圖6 3.5分頻的仿真實現(xiàn)

圖6舉例說明分頻時鐘的實現(xiàn)，從仿真結(jié)果可以看出實現(xiàn)的是3.5分頻時鐘。其中在完成目標分頻時鐘的幾個關(guān)鍵周期點時采用窄脈沖做標記，隨后需要采用調(diào)整占空電路的方法來完成時鐘的翻轉(zhuǎn)。從仿真波形上看，本設(shè)計最重要的是分頻器的設(shè)計和分頻時鐘關(guān)鍵點的定位，控制好窄脈沖的脈寬對后續(xù)的占空比調(diào)整至關(guān)重要，過窄達不到時鐘的翻轉(zhuǎn)上升或下降沿時間，造成差分來不及響應(yīng)，過寬則超過了分頻時鐘的占空時間。

4 結(jié)論

本文提出了一種基于FPGA可配置任意整數(shù)半整數(shù)50%占空比分頻的實現(xiàn)方法，介紹了現(xiàn)有分頻方法的局限性，提出了一種新的設(shè)計原理以及實現(xiàn)框圖，最后進行了仿真驗證。本設(shè)計應(yīng)用于可配置任意分頻時鐘的設(shè)計領(lǐng)域，設(shè)計一方面突破計數(shù)器計數(shù)的方法帶來的冗余設(shè)計問題，更簡單地通過配置可實現(xiàn)任意整數(shù)半整數(shù)分頻；另一方面巧妙采用了差分結(jié)構(gòu)實現(xiàn)分頻時鐘50%占空比的設(shè)計要求，使其更高效地完成時鐘占空比的調(diào)整。

[1]徐志軍，徐光輝.CPLD/FPGA的開發(fā)與應(yīng)用[M].北京：電子工業(yè)出版社，2002.

[2]高博，龔敏.基于FPGA的可控分頻器研究與設(shè)計[J].電子工程師，2003,29(6)：44-46.

[3]劉亞海，林爭輝.基于FPGA的小數(shù)分頻器的實現(xiàn)[J].現(xiàn)代電子技術(shù),2005,28(3)：113-114.

[4](美)拉貝艾(Rabaey JM）等著，周潤德等譯.數(shù)字集成電路——電路、系統(tǒng)與設(shè)計(第二版)[M].北京：電子工業(yè)出版社,2004:319-357.

Design of FPGA-Based Frequency Dividing Circuit Capable of 50%Duty-Cycle Configuration for Integers/Half-Integers

WANG Xinghong1,TU Bo1,YAN Hua2,ZHANG Yanfei1（1.China Electronics Technology Group Corporation No.58 Research Institute,Wuxi 214072,China；2.East Technologies,inc.Wuxi 214072,China）

In the paper,an FPGA-based frequency dividing circuit is designed.In the design,the FPGA phase-shift clock and flip-flop circuit are used to adjust the duty cycle of clock according to phase relation among phase-shiftclocks.The design usesmulti-inputdifferentialclock latch to achieve the integer/half-integer clock division.And the results are verified by simulations.

FPGA;duty-cycle;integer or half-integer frequency division;differential circuit

TN402

A

1681-1070（2017）01-0032-03

王興宏（1989—），男，甘肅慶陽人，本科，工程師，研究方向為千萬門級FPGA設(shè)計與驗證。

2016-6-3