程瑞嬌，薛曉勇，林殷茵

(復旦大學 專用集成電路與系統(tǒng)國家重點實驗室，上海 201203)

一種解決半選擇單元干擾問題的SRAM設計方案

程瑞嬌，薛曉勇，林殷茵

(復旦大學 專用集成電路與系統(tǒng)國家重點實驗室，上海 201203)

半選擇單元的干擾問題是SRAM工作電壓無法隨工藝微縮持續(xù)降低的主要原因，同時，作為常用寫穩(wěn)定性幫助策略和提高讀寫速度的策略，PWB中字線增強時間點對半選擇單元干擾問題的影響非常值得關注．本文深入分析了半選擇單元干擾問題的電路機理和PWB穩(wěn)定性策略，提出了一種基于交叉耦合PMOS管的HF-PWB創(chuàng)新方案，在避免了半選擇單元干擾問題的同時，給出了字線增強的具體時間點.仿真結果表明本文提出的電路結構可以同時提高全選單元和半選擇單元的穩(wěn)定性，并可以提高讀速度達17.1%．

靜態(tài)隨機存儲器； 半選擇單元； 干擾； 字線增強； 寫穩(wěn)定性

靜態(tài)隨機存儲器(Static Random Access Memory, SRAM)由于其高速讀寫特性，一直作為與微處理器的高速緩存(cache)以及直接與各種嵌入式系統(tǒng)通訊的存儲器．由于SRAM與互補金屬氧化物半導體存儲(Complementary Motal-Oxide Semiconductor, CMOS)邏輯工藝完全兼容，無需要增加額外的工藝步驟，同時其具有高速存取的能力，使之一直占領著嵌入式存儲器的主要市場．在SRAM被廣泛應用于各類場合的背景下，SRAM的面積和功耗等重要性能參數(shù)也必將影響整個芯片的性能[1]．

依托于邏輯制造工藝的不斷發(fā)展，SRAM的性能朝著更高速度，更低功耗發(fā)展．然而，在工藝節(jié)點推動SRAM不斷微縮的同時，由于先進工藝帶下不斷嚴重的工藝波動[2]，使得SRAM的讀寫穩(wěn)定性(stability)，最小電源電壓(Vmin)以及靜態(tài)功耗(Static Power)等指標變差[3]，因此，需要設計上的幫助策略一起將SRAM的性能不斷推進．字線增強(Word Line boost, WL boost)技術通常作為寫穩(wěn)定性幫助策略，其優(yōu)點是在顯著提高寫穩(wěn)定性的同時可以提高讀寫速度，但是其缺點是會造成半選擇單元的干擾，使得Vmin無法跟隨邏輯工作電壓下降．為解決WL boost過程中半選擇單元的穩(wěn)定性問題，折衷采用部分字線增強(partial WL boost, PWB)策略[4-6]，在字線有效的前一段時間字線電壓為正常工作電壓，使半選擇單元的位線可以跟隨其內(nèi)部節(jié)點，而后再進行WL boost，這樣可以減少對半選擇單元的影響．然而，隨著工藝的發(fā)展，SRAM工作電壓不斷降低，半選擇單元維持其存儲值的能力越來越弱，導致半選擇單元的干擾問題越來越嚴重.本文針對這個問題，首先對PWB策略中的WL boost時間點做深入分析，而后提出一種基于交叉耦合P溝道金屬氧化物半導體(Positive Channel Metal-Oxide Semiconductor, PMOS)管的同行不同列的字線電壓提升(Half-select free partial WL boost, HF-PWB)設計方案，在穩(wěn)定半選擇單元的同時給出WL boost時間點，使得半選擇單元可以完全避免WL boost的影響，同時最大程度上提高讀寫速度，降低Vmin．

1 半選擇單元穩(wěn)定性分析

半選擇單元位置如圖1(見第784頁)所示，位于全選單元的同一行，在讀寫操作周期，半選擇單元和全選單元的字線打開，全選單元的位線被選中開始放電，而半選擇單元的兩條互補位線處于浮空狀態(tài)．

半選擇單元在讀寫周期因干擾而導致失效(內(nèi)部節(jié)點存儲值改變)的電路機制如圖2所示．字線未打開時，半選擇單元和全選單元一樣內(nèi)部節(jié)點保存著具體值，QB點為“1”，Q點為“0”；半選擇單元與全選單元所在行的字線打開后，全選單元正常讀寫，半選擇單元的QB節(jié)點與打開的上拉管和選通管之間由于源漏兩端均為高電位，不存在電流通路；而內(nèi)部“0”節(jié)點Q一側的下拉管和選通管聯(lián)通了與浮空的位線之間的漏電通路，位線上的電荷大量注入導致Q點電位抬升；若Q點電位抬升至存儲單元的翻轉(trip)點，就會導致半選擇單元的內(nèi)部節(jié)點存儲值的發(fā)生翻轉，造成破壞，即半選擇單元出錯．WL boost策略加大了選通管的柵壓，使得選通管的溝道電流增大，導致由位線注入Q節(jié)點的電流增大，使得發(fā)生半選擇單元出錯的概率增大．

為解決WL boost過程中半選擇單元的穩(wěn)定性問題，Sinangil等提出了PWB策略，在字線有效過程的前一階段留出時間給半選擇單元，使半選擇單元的位線可以跟隨其內(nèi)部節(jié)點，而后再進行WL boost，這樣可以減少對半選擇單元的影響．但同時，這里仍有一個問題需要解決，即WL boost的時間點問題，盡管PWB策略照顧到了半選擇單元的穩(wěn)定性，但仍然無法完全避免該問題，尤其是在單元電壓不斷下降的情況下，何時進行WL boost對半選擇單元仍然影響很大，下節(jié)將深入探討這個問題．

2 WL boost時間點分析

圖3給出了寫操作3種情況下WL boost時機的分析，下面分別進行詳細介紹：

1) 理想的boost時機．如圖3(a)所示，理想情況下，讀寫操作時全選單元和半選擇單元的WL都處于高電平，全選單元內(nèi)部節(jié)點被寫驅(qū)動下拉，半選擇單元對浮空的位線進行放電，內(nèi)部“0”節(jié)點被緩慢抬升，經(jīng)過一段時間，位線電荷釋放導致其對“0”節(jié)點的抬升能力小于內(nèi)部鎖存器的穩(wěn)定能力時，開始進行WL boost，提高寫穩(wěn)定性，幫助全選單元寫進數(shù)據(jù)，同時半選擇單元的數(shù)據(jù)不受影響．

2) boost時機太早．如圖3(b)所示，在字線剛被選中就進行WL boost，使得選通管的溝道電流大大增加，外部數(shù)據(jù)很快寫入全選單元，但同時，位線上的電荷也將半選擇單元的內(nèi)部節(jié)點迅速抬高，超過半選擇單元的trip點，使得半選擇單元的狀態(tài)翻轉，內(nèi)部存儲值也被改寫，即發(fā)生半選擇單元出錯．在SRAM工作電壓較低時，半選擇單元保持數(shù)據(jù)能力減弱，WL boost時機太早對其影響很大．

3) boost時機太晚．如圖3(c)所示，如果在字線有效的后期才開始WL boost，則可能無法達到預期效果，即WL boost時間太短，全選單元的內(nèi)部節(jié)點Q/QB還未被寫進正確的值，寫周期已經(jīng)結束．這種情況下，對半選擇單元沒有影響．

3 HF-PWB電路結構

根據(jù)以上分析結果，字線增強策略對寫穩(wěn)定性及讀速度都有提升，但為了避免半選擇單元干擾問題從而折衷采用PWB策略，而傳統(tǒng)PWB時間點采用固定延時進行WL boost，在不同制成電壓溫度(Process, Voltoge and Temperature, PVT)情況下無法進行調(diào)整，從而導致發(fā)生半選擇單元干擾問題．本文基于PWB方案創(chuàng)新性地提出針對讀寫過程中的半選擇單元干擾問題的電路改進方案——HF-PWB電路．

方案主要包含3部分電路，如圖4所示.

這3部分電路為交叉耦合PMOS管，boost_en信號產(chǎn)生電路以及WL boost電路，下面分別就工作機理進行介紹：

1) 交叉耦合PMOS管： 在陣列中的每兩條互補位線之間加入交叉耦合PMOS管，用以保證BL/BLX和內(nèi)部節(jié)點保持正確數(shù)值．讀寫操作開始后，字線打開，對于全選單元，互補位線中的BL(或者BLX)被存儲單元或者寫驅(qū)動下拉，開始放電，當BL放電至交叉耦合PMOS管對應的開啟電壓時，將導通BLX與VDD的通路，保證BLX處于正確的高電位．而對于半選擇單元，內(nèi)部“0”節(jié)點將位線下拉至開啟電壓時，交叉耦合PMOS管開啟，將互補位線穩(wěn)定在VDD，使得半選擇單元的內(nèi)部節(jié)點不會被翻轉．

2) boost_en信號產(chǎn)生電路： 在復制列(Dummy Column)采用與交叉耦合PMOS管尺寸一致的PMOS管接在DBL/DBLX上，用于檢測半選擇單元何時穩(wěn)定以產(chǎn)生boost_en信號．復制列的復制單元可以完全模擬SRAM單元的情況，從而可以跟蹤不同工藝，不同工作電壓，不同溫度下單元的工作情況，其DBL/DBLX的負載與全選單元一致，讀寫周期開始時其選通管打開，使得某一位線開始放電，這一過程與全選單元一致，當位線電壓下降對應PMOS管的閾值時，PMOS管導通產(chǎn)生boost_en信號，此時陣列中的交叉耦合PMOS管也開始工作，因而可以保證半選擇單元的存儲值不會被改寫．由于boost_en信號用于驅(qū)動后續(xù)的外圍電路，所以這里PMOS管的源極接外圍電路電源電壓VDDP，而陣列中的交叉耦合PMOS管與內(nèi)部節(jié)點相連，所以源極接VDDC．

3) WL_Boost電路： 根據(jù)boost_en信號與地址譯碼結果產(chǎn)生boost電壓．通常采用電容耦合的方式進行boost，boost電容的選擇上，本方案采用Dummy Column的位線電容[7](Dummy BLs)，如圖5所示．電容C0兩極板為兩條Dummy BLs的兩端，它會跟隨位線電容波動．如果C0越大，則由于耦合效應字線會被抬的越高，從而減小由于位線電容波動帶來的速度波動．

4 仿真結果與討論

本文針對提出的設計方案采用SMICS 28nm HKMG工藝的仿真模型進行了實驗電路的搭建和仿真，其中SRAM單元采用面積大小為0.155m2的仿真模型．

圖6給出了VDDC=0.9V情況下的寫操作仿真結果．可以看到，實線代表的全選單元被成功寫入新數(shù)值，同時，虛線代表的半選擇單元在WL boost時的“0”節(jié)點雖然也被抬高，但由于交叉耦合PMOS的鉗制作用，仍然保持原有數(shù)值直至寫操作結束．

圖7給出了VDDC=0.6V情況下，采用HF-PWB設計方案和傳統(tǒng)PWB設計方案對應的仿真結果．左邊窗格為傳統(tǒng)PWB電路仿真結果，可以看到，在寫操作周期進行WL boost之后，虛線所示的半選擇單元中“0”存儲節(jié)點被抬高，同時“1”存儲節(jié)點電位不斷下降，超過存儲單元的保持能力，使得半選擇單元的存儲值翻轉，即發(fā)生半選擇單元干擾．右邊窗格為本設計提出的電路，在WL boost之后，虛線所示的半選擇單元中“0”存儲節(jié)點也被抬高，但由于此時交叉耦合的PMOS已經(jīng)開始工作，使得“1”節(jié)點電位操持在相對高電平，因此半選擇單元的存儲值始終保持穩(wěn)定，不會被改寫．這說明本設計的確能實現(xiàn)提高半選擇單元穩(wěn)定性的功能，從而使SRAM可以工作在更低的單元電壓下．

圖8給出了VDDC=0.9V情況下的讀操作仿真結果．可以看到，全選單元成功讀出數(shù)據(jù)，同時半選擇單元在WL boost時的“0”節(jié)點雖然也被抬高，但由于交叉耦合PMOS的鉗制作用，仍然保持原有數(shù)值直至讀操作結束．

圖9給出了WL boost對讀速度提升的仿真結果，這里以字線開始有效到位線電壓放電下降150mV時的放電時間表征讀速度，位線放電時間越短，讀速度越大．從圖中可以看到，在模擬位線電容為8fF時，綠線所代表的字線在boost_en信號上升之后，被抬高至1.12V，比VDD抬高了24%．此時，采用本方案進行WL boost的讀速度(紅線所示)比未采用boost的讀速度(紫線所示)提高了17.1%，說明了WL boost電路正確工作，同時可以減少位線放電時間，提高讀速度．

5 結 語

本文深入分析了半選擇單元干擾問題的機制，發(fā)現(xiàn)傳統(tǒng)的PWB策略仍存在boost時間點不明確導致半選擇單元出錯的情況，尤其在低電壓工作時更為嚴重．在原有PWB基礎上創(chuàng)新性地提出HF-PWB方案，在存儲陣列的每一列加入一對交叉耦合PMOS管保證半選擇單元的穩(wěn)定性，同時利用Dummy Column實時調(diào)整WL boost時間點，使得電路穩(wěn)定性和性能得到最大優(yōu)化．仿真結果表明本文提出的電路可以提高全選單元和半選擇單元的穩(wěn)定性，并可以提高讀速度達17.1%．

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A SRAM Design Solution to Half-Select Disturbance Problem

CHENG Ruijiao, XUE Xiaoyong, LIN Yinyin

(StateKeyLaboratoryofASICandSystem,FudanUniversity,Shanghai201203,China)

Half-selected disturbance is an inevitable problem in 6T Static Random Access Memory. Partial WL boost is a usual write stability assist and speed improve strategy, which’s boost timing is critical to half-selected cell. To solve these problems, this paper analyzes the half-selected disturbance issues and partial WL boost circuit mechanism, and an innovative Half-Select free partial WL boost (HFPWB) solution is proposed. HFPWB strategy based on cross-coupled PMOS, it will stable the half-selected cell’s state and give the boost timing at the same time of cross-coupled PMOS begin to work. The simulation results show the circuit presented in this paper can improve the stability of the selected cells and the half-selected cells, and reading speed up to 17.1%.

static random access memory(SRAM); half-selected cell; disturbance; word line boost; write stability

0427-7104(2016)06-0783-07

2016-04-17

程瑞嬌(1990—)，女，碩士研究生；林殷茵，女，教授，通訊聯(lián)系人，E-mail： yylin@fudan.edu.cn.

TN 402

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