譚光韌，苑令華，邊茂洲，相龍陽(yáng)

（兗州東方機(jī)電有限公司，山東 鄒城 273500）

基于DSP+FPGA控制平臺(tái)的多相PWM算法實(shí)現(xiàn)

譚光韌，苑令華，邊茂洲，相龍陽(yáng)

（兗州東方機(jī)電有限公司，山東 鄒城 273500）

針對(duì)多相變頻器生成波形路數(shù)多、注入低次諧波后計(jì)算復(fù)雜等問(wèn)題，提出了一種基于DSP+FPGA控制平臺(tái)的多相SPWM算法，其核心部分采用等效面積法實(shí)現(xiàn)波形生成，能夠注入幅值可控的低次諧波。將該算法應(yīng)用到6相感應(yīng)電機(jī)變頻調(diào)速系統(tǒng)中，實(shí)驗(yàn)結(jié)果表明了該算法的可行性和優(yōu)越性，具有計(jì)算速度快、精度高、可擴(kuò)展性強(qiáng)等優(yōu)勢(shì)，系統(tǒng)性能指標(biāo)達(dá)到設(shè)計(jì)要求。

數(shù)字信號(hào)處理器；現(xiàn)場(chǎng)可編程門(mén)陣列；等效面積法；多相；脈寬調(diào)制；變頻調(diào)速

感應(yīng)電機(jī)具有結(jié)構(gòu)簡(jiǎn)單、運(yùn)行可靠、成本低的突出優(yōu)點(diǎn)。隨著變頻調(diào)速技術(shù)、電力電子技術(shù)的發(fā)展，解決了調(diào)速困難的問(wèn)題，其啟動(dòng)性能、調(diào)速性能媲美同步電機(jī)。

近年來(lái)，多相感應(yīng)電機(jī)及其調(diào)速系統(tǒng)越來(lái)越受到關(guān)注。多相變頻技術(shù)具有多個(gè)優(yōu)勢(shì)：

1）多相系統(tǒng)電流由各相均分，相同相電流的多相拖動(dòng)系統(tǒng)容量大于三相系統(tǒng)。三相系統(tǒng)中，采用多電平方式是實(shí)現(xiàn)高壓大功率變頻調(diào)速系統(tǒng)的主要途徑；多相電機(jī)系統(tǒng)是與多電平平行的另一種蹊徑。在保持電機(jī)功率和相電流不變的情況下，所需供電電壓隨著相數(shù)的增加而下降［1］，避免了功率開(kāi)關(guān)器件的串聯(lián)帶來(lái)的靜態(tài)、動(dòng)態(tài)均壓?jiǎn)栴}。

2）多相變頻系統(tǒng)具有冗余特性［1］，在一相故障時(shí)，可以降容運(yùn)行。一定程度上彌補(bǔ)了變頻器引入的故障可能。

3）相比于三相感應(yīng)電機(jī)，多相感應(yīng)電機(jī)具有一些固有優(yōu)點(diǎn)如：可用低次諧波電流增強(qiáng)電磁轉(zhuǎn)矩，增大輸出功率；由于相數(shù)增多，輸出轉(zhuǎn)矩脈動(dòng)減?。?］、脈動(dòng)頻率增加，震動(dòng)和噪音會(huì)減?。浑姍C(jī)設(shè)計(jì)上可采用較高的短距系數(shù)、分布系數(shù)等。

正弦脈寬調(diào)制（SPWM）波的產(chǎn)生與控制是變頻器的核心技術(shù)之一，正弦脈寬調(diào)制逆變器具有結(jié)構(gòu)簡(jiǎn)單、電網(wǎng)功率因數(shù)與逆變輸出電壓無(wú)關(guān)、轉(zhuǎn)矩脈動(dòng)小、動(dòng)態(tài)響應(yīng)好、能夠有效抑制低次諧波、輸出電壓波形接近正弦波、系統(tǒng)調(diào)速范圍寬等優(yōu)點(diǎn)。

通常，生成SPWM波形的方法一般有4種：自然采樣法、規(guī)則采樣法、低次諧波消去法和直接面積等效法［3］。在單個(gè)控制器平臺(tái)的條件下生成多相SPWM，會(huì)造成電路設(shè)計(jì)復(fù)雜、精度差，同時(shí)會(huì)受到硬件計(jì)算速度的影響，無(wú)法兼顧運(yùn)算的速度和精度等問(wèn)題。

相比另外幾種算法，直接等效面積法具有精度高、輸出電壓波形接近正弦波程度高、諧波損耗小等特點(diǎn)；另外，其開(kāi)關(guān)點(diǎn)實(shí)時(shí)計(jì)算并不復(fù)雜，無(wú)需求解比較復(fù)雜的方程，使得算法更容易實(shí)現(xiàn)。

多相變頻器相數(shù)不止三相，其輸出波形除基波外還包括可控的3次諧波，故其所需控制資源更多，傳統(tǒng)控制平臺(tái)難以滿足控制要求。隨著數(shù)字信號(hào)處理（DSP）技術(shù)和可編程邏輯門(mén)電路（FPGA）的發(fā)展應(yīng)用，智能控制技術(shù)逐漸運(yùn)用于多相電機(jī)驅(qū)動(dòng)系統(tǒng)中，借助數(shù)字處理器芯片可以實(shí)現(xiàn)復(fù)雜的多相電機(jī)控制方法［4］。

本文針對(duì)上述存在問(wèn)題提出了基于DSP+ FPGA控制平臺(tái)的多相SPWM波形控制及實(shí)現(xiàn)方法。直接面積等效法在DSP+FPGA控制平臺(tái)的應(yīng)用可以充分利用FPGA的邏輯控制能力和DSP的數(shù)據(jù)處理能力，以便于實(shí)現(xiàn)復(fù)雜的控制算法和提高控制精度，對(duì)于多相SPWM波形的生成具有重要意義。

1 直接面積等效法原理

在采樣控制理論中有一個(gè)重要的結(jié)論：沖量相等而形狀不同的窄脈沖加在具有慣性的環(huán)節(jié)上時(shí)，其效果基本相同。沖量即指窄脈沖的面積。正弦脈寬調(diào)制（SPWM）的基本原理就是按面積相等的原則，構(gòu)成與正弦等效的一系列等幅不等寬的矩形脈沖波形。

如圖1所示，把1個(gè)正弦波正半周分為N等份，然后每一等份的正弦曲線與橫軸包圍的面積都用1個(gè)與此面積相等的等高矩形脈沖代替。矩形脈沖的中點(diǎn)與正弦波每一等份的中點(diǎn)重合，這樣由N個(gè)等幅不等寬的矩形脈沖所構(gòu)成的波形就與正弦波等效，正弦波的負(fù)半周也可用同樣的方法等效［5］。

圖1 等效面積法原理Fig.1 Principle of equivalent area method

2 注入3次諧波的等效面積法實(shí)現(xiàn)

對(duì)于多相變頻器及多相感應(yīng)電機(jī)，正弦波不再是最優(yōu)驅(qū)動(dòng)波形。通過(guò)注入低次諧波，能夠有效提高鐵磁材料利用率，提高電磁轉(zhuǎn)矩。因?yàn)橹C波次數(shù)越高，對(duì)提高電磁功率的貢獻(xiàn)越低，所需的程序控制越復(fù)雜，故不考慮5次及以上諧波，只考慮3次諧波。諧波注入后，在電機(jī)齒、軛不飽和的情況下應(yīng)使波形面積盡可能大，以提高直流母線利用率，故3次諧波與基波應(yīng)保持峰谷相對(duì)，3次諧波幅值應(yīng)小于基波幅值的1/6。

以基波疊加3次諧波后的波形為調(diào)制波，利用等效面積方法調(diào)制原理生成波形。以第1相為例，介紹波形生成方法。

第1相基波正弦函數(shù)表達(dá)式為

注入3次諧波后表達(dá)式為

根據(jù)等效面積法原理，此時(shí)等效脈沖的寬度計(jì)算為

如圖1b所示，注入3次諧波時(shí)，SPWM波形面積為

由S1=S2，則：

式中：M為令調(diào)制比，M=Um/Us；k為第k次取樣；N為半個(gè)周期對(duì)正弦波采樣次數(shù)；Um1為注入3次諧波幅值。

IGBT開(kāi)關(guān)時(shí)間計(jì)算如下：開(kāi)啟時(shí)刻ton= (Δt-δi)/2；關(guān)斷時(shí)刻toff=(Δt+δi)/2。

至此，第1相波形生成完畢。假設(shè)n相系統(tǒng)中，其他相與第1相分別相差α，2α，…，(n-1)α電角度，只需以ωt+α，ωt+2α，…，ωt+(n-1)α代替ωt，依次進(jìn)行上述計(jì)算，確定相應(yīng)的脈沖寬度及導(dǎo)通關(guān)斷時(shí)刻即可。

3 DSP+FPGA控制系統(tǒng)結(jié)構(gòu)

3.1 變頻器拓?fù)浣Y(jié)構(gòu)設(shè)計(jì)

變頻器及電機(jī)樣機(jī)設(shè)計(jì)為6相，變頻器由6個(gè)單相全橋組成，每相為1個(gè)單相全橋，對(duì)應(yīng)電機(jī)一相。電機(jī)各相繞組首尾端均引出，與相應(yīng)H橋輸出相接，如圖2所示。

圖2 變頻器拓?fù)浣Y(jié)構(gòu)圖Fig.2 Topolopy of the frequency converter

3.2 變頻器硬件設(shè)計(jì)

基于DSP+FPGA控制平臺(tái)的多相SPWM控制算法的變頻調(diào)速系統(tǒng)的結(jié)構(gòu)框圖如圖3所示。

該控制平臺(tái)包括2個(gè)CPU，分別是DSP和FPGA。其中DSP為主CPU，F(xiàn)PGA為輔助CPU。DSP和FPGA之間通過(guò)并行總線傳輸數(shù)據(jù)，F(xiàn)PGA被映射為DSP的存儲(chǔ)區(qū)。DSP的DMA模塊連續(xù)不停地讀取FPGA內(nèi)存儲(chǔ)的數(shù)據(jù)。由于DSP需要從FPGA讀取大量數(shù)據(jù)，而且要求具有較高的速度，DMA模塊獨(dú)立于CPU運(yùn)行，可以很好地完成這一任務(wù)。而DSP往FPGA寫(xiě)數(shù)據(jù)，則可以通過(guò)CPU或者DMA模塊完成。

圖3 系統(tǒng)硬件框圖Fig.3 The system hardware block diagram

3.3 DSP軟件設(shè)計(jì)

DSP控制器負(fù)責(zé)基于直接面積等效法的SPWM波形生成、與觸摸屏通訊、人機(jī)交互等功能，并負(fù)責(zé)整個(gè)系統(tǒng)的流程控制。DSP軟件設(shè)計(jì)采用C語(yǔ)言進(jìn)行程序編寫(xiě)，采用自頂向下的設(shè)計(jì)思想。系統(tǒng)控制程序由主程序和中斷服務(wù)子程序組成，由主程序進(jìn)行初始化，給定輸入?yún)?shù)。DSP以中斷的方式，定時(shí)計(jì)算下一載波周期的波形參數(shù)，并根據(jù)計(jì)算結(jié)果，調(diào)整下次觸發(fā)中斷的時(shí)間。

系統(tǒng)初始化時(shí)，設(shè)定中斷觸發(fā)時(shí)間為異步調(diào)制下的載波周期。首次中斷程序運(yùn)行，以初始化的輸入?yún)?shù)進(jìn)行波形參數(shù)計(jì)算，除計(jì)算載波周期、脈沖寬度、正負(fù)半周標(biāo)志位外，還將中斷觸發(fā)時(shí)間更改為計(jì)算所得的載波周期、將當(dāng)前角度從0更新為1個(gè)載波周期之后的角度值。

此后每次中斷程序運(yùn)行過(guò)程如下：

1）根據(jù)給定頻率判斷選擇同步調(diào)制或異步調(diào)制，如果是異步調(diào)制，載波周期是固定值，如果是同步調(diào)制還須根據(jù)頻率的不同確定不同的載波比，進(jìn)而確定不同的載波周期；

2）根據(jù)給定頻率、載波周期，確定下一載波周期內(nèi)的角度變化；

3）根據(jù)角度變化、設(shè)定的基波幅值、3次諧波幅值等參數(shù)計(jì)算第1相脈沖寬度為

4）同理計(jì)算其它5相脈沖寬度；

5）根據(jù)各相基波瞬時(shí)值給出各相正負(fù)半周標(biāo)志位；

6）設(shè)置數(shù)據(jù)更新位，便于FPGA更新數(shù)據(jù)；

7）將中斷觸發(fā)時(shí)間更改為計(jì)算所得的載波周期，將當(dāng)前角度更新為載波周期之后的角度值，便于下次計(jì)算。

在主程序中將通過(guò)中斷程序計(jì)算的載波周期、脈沖寬度、標(biāo)志位等結(jié)果送入數(shù)據(jù)交換區(qū)供FPGA讀取。

3.4 FPGA軟件設(shè)計(jì)

FPGA作為DSP的1個(gè)執(zhí)行單元，接收DSP計(jì)算出控制IGBT所需的波形參數(shù)并產(chǎn)生PWM脈沖。FPGA軟件設(shè)計(jì)采用Verilog語(yǔ)言進(jìn)行程序的編寫(xiě)，DSP及FPGA軟件總體框圖如圖4所示。

圖4 DSP及FPGA軟件整體框圖Fig.4 The system software block diagram of DSP and FPGA

根據(jù)FPGA要實(shí)現(xiàn)的功能將FPGA程序劃分了與DSP通訊、SPWM產(chǎn)生、運(yùn)行數(shù)據(jù)采集及處理、保護(hù)功能等模塊。SPWM產(chǎn)生模塊主要實(shí)現(xiàn)方式如下。

1）將讀入的脈沖寬度、正負(fù)半周標(biāo)志位等數(shù)據(jù)進(jìn)行FIFO緩沖處理，以消除運(yùn)算延遲、通訊延遲等因素引起的時(shí)間偏差。具體來(lái)說(shuō)，當(dāng)數(shù)據(jù)更新位變化時(shí)，將新數(shù)據(jù)寫(xiě)入堆棧；當(dāng)1個(gè)載波周期結(jié)束時(shí)，讀出數(shù)據(jù)，根據(jù)新數(shù)據(jù)中載波周期的長(zhǎng)度開(kāi)始新的載波周期計(jì)時(shí)，如此往復(fù)。

2）根據(jù)讀取指針?biāo)幍奈恢?，?duì)載波周期的值進(jìn)行μs級(jí)的微調(diào)，防止堆棧讀空或?qū)憹M。具體來(lái)說(shuō)，當(dāng)堆棧臨近讀空時(shí)，增大載波周期的值，減緩讀取速度；當(dāng)堆棧臨近寫(xiě)滿時(shí)，減小載波周期的值，加快讀取速度。

3）讀取數(shù)據(jù)后，根據(jù)ton=(Δt-δi)/2和toff=(Δt+δi)/2，再結(jié)合死區(qū)時(shí)間等因素，確定開(kāi)通、關(guān)斷時(shí)間。

4）根據(jù)正負(fù)半周標(biāo)志位選擇H橋中導(dǎo)通的IGBT，具體選擇方式與IGBT驅(qū)動(dòng)方式有關(guān)，不再贅述。

至此，波形生成完畢。程序持續(xù)運(yùn)行，直至停機(jī)。

4 算法驗(yàn)證

4.1 仿真驗(yàn)證

在系統(tǒng)仿真軟件中，按照?qǐng)D2所示搭建變頻器主電路，以電阻代替電機(jī)繞組作為負(fù)載，方便觀察電壓波形。

設(shè)置頻率為40 Hz，載波比為72，同步調(diào)制，注入諧波幅值為基波的10%。仿真所得一相電壓輸出波形如圖5所示?？梢?jiàn)，每周期輸出波形由72個(gè)脈沖組成，正負(fù)半周?chē)?yán)格對(duì)稱(chēng)。

圖5 仿真電壓輸出波形Fig.5 The simulation waveform of output voltage

對(duì)輸出電壓波形進(jìn)行傅里葉分解，分析其諧波含量，結(jié)果見(jiàn)圖6。電壓基波幅值為413.9 V，3次諧波幅值為41.3 V，為基波幅值的10%，符合設(shè)計(jì)預(yù)期。除此之外，其他低次諧波幅值很小，圖中未能示出，在頻率為4 kHz，8 kHz處有高次諧波存在，因其頻率高，對(duì)電機(jī)不良影響有限，可以忽略。

圖6 仿真電壓波形諧波含量Fig.6 The simulation of harmonic content of the voltage waveform

4.2 弱電測(cè)試

按照?qǐng)D7所示搭建測(cè)試電路。

圖7 測(cè)試電路Fig.7 Test circuit

將SPWM信號(hào)引至邏輯分析儀，測(cè)試不同頻率（10 Hz，20 Hz，30 Hz，40 Hz，50 Hz）下的波形參數(shù)均符合預(yù)期。圖8為40 Hz波形，載波比72，3次諧波幅值為基波幅值的10%，與圖5所示仿真波形一致。

圖8 40 Hz輸出電壓波形Fig.8 The output voltage waveform of 40 Hz

周期測(cè)量結(jié)果如表1所示，40 Hz下周期偏差低至1 μs。

表1 理論與實(shí)際值偏差Tab.1 Deviation value between the theory and practice value

4.3 整機(jī)測(cè)試與分析

按照上述方法設(shè)計(jì)并制造了變頻器樣機(jī)，電機(jī)樣機(jī)為4極6相，55 kW。

試驗(yàn)平臺(tái)樣機(jī)與陪試電機(jī)對(duì)接，背靠背互拖，陪試電機(jī)由ABB變頻器拖動(dòng)。試驗(yàn)中，使用電能質(zhì)量分析儀測(cè)量變頻器輸入端的電壓、電流和功率，用扭矩儀測(cè)量電機(jī)輸出轉(zhuǎn)矩及轉(zhuǎn)速，用示波器測(cè)量變頻器輸出電壓、電流波形。

經(jīng)測(cè)試，由本文方法生成3次諧波的6相SPWM波形能夠驅(qū)動(dòng)電機(jī)正常運(yùn)轉(zhuǎn)并加載負(fù)載后電機(jī)電壓電流波形均符合預(yù)期。如圖9所示，運(yùn)行頻率為50 Hz；載波比為72；3次諧波幅值為基波的10%。不同于仿真波形，在設(shè)置4 ms的死區(qū)時(shí)間后，波形峰值處出現(xiàn)較寬平頂?？梢?jiàn)，諧波注入后，電流波形也趨于平頂。

圖9 電壓、電流測(cè)試波形Fig.9 The test waveform of voltage and current

5 結(jié)論

本文設(shè)計(jì)了一種基于DSP+FPGA控制平臺(tái)的多相、低次諧波注入的SPWM算法。實(shí)驗(yàn)結(jié)果表明，該方案充分利用了DSP和FPGA各自的優(yōu)點(diǎn)，能夠很好地完成多相SPWM的控制算法，簡(jiǎn)化了系統(tǒng)的結(jié)構(gòu)、降低了成本，提高了計(jì)算速度和精度。同時(shí)DSP+FPGA控制系統(tǒng)結(jié)構(gòu)具有良好的應(yīng)用擴(kuò)展性，在將來(lái)的變頻調(diào)速系統(tǒng)中會(huì)有很好的應(yīng)用前景。

［1］劉東.大功率多相感應(yīng)電機(jī)變頻調(diào)速系統(tǒng)的研究［D］.杭州：浙江大學(xué)，2011：1-10.

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Multiphase PWM Algorithm Implementation Based on DSP+FPGA Control Platform

TAN Guangren，YUAN Linghua，BIAN Maozhou，XIANG Longyang
（Yanzhou Oriental Mechanical and Electrical Co.，Ltd.，Zoucheng273500，Shandong，China）

With the problems of too many waveforms of multiphase inverter and complicated calculation when considering the low harmonics and so on，presented a kind of multiphase SPWM algorithm based on DSP+FPGA control platform，the core part adopted the equivalent area method to realize the generation of waveforms，and could inject the amplitude controllable low harmonics.Applying the algorithm to the six phase induction motor variable frequency speed control system，the experiment results show the feasibility and superiority of the proposed algorithm，and the advantages of fast calculation speed，high precision and strong scalability，the system performance indicators achieve the design requirements.

digital signal processor；field programmable gata array；the equivalent area method；multiphase；pulse width modulation；variable frequency speed

TM921.51

A

10.19457/j.1001-2095.20161205

2015-09-24

修改稿日期：2016-06-15

譚光韌（1982-），男，工程師，Email：349732528@qq.com