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        基于EDA技術(shù)的卷積碼編碼器的設(shè)計(jì)與仿真

        2016-12-31 00:00:00徐佳趙曉宇
        科技創(chuàng)新與應(yīng)用 2016年27期

        摘 要:文章設(shè)計(jì)基于EDA技術(shù),以(2,1,3)卷積碼為例,闡述了其基本設(shè)計(jì)原理,在軟件平臺(tái)Quartus II上,通過(guò)電路設(shè)計(jì)和VHDL程序設(shè)計(jì)兩種方式進(jìn)行了設(shè)計(jì)和波形仿真。通過(guò)驗(yàn)證,其運(yùn)算結(jié)果與波形一致。

        關(guān)鍵詞:EDA;卷積碼;編碼器

        引言

        卷積碼是深度空間通信系統(tǒng)和無(wú)線通信系統(tǒng)中常用的一種差錯(cuò)控制編碼。在編碼過(guò)程中,卷積碼充分利用了各碼字間的相關(guān)性。在與分組碼同樣的碼率和設(shè)備復(fù)雜性的條件下,無(wú)論從理論上還是從實(shí)踐上都證明,卷積碼的性能都比分組碼具有優(yōu)勢(shì)。而且卷積碼在實(shí)現(xiàn)最佳譯碼方面也較分組碼容易。因此卷積碼廣泛應(yīng)用于衛(wèi)星通信,CDMA數(shù)字移動(dòng)通信等通信系統(tǒng),是很有前途的一種編碼方式。對(duì)其進(jìn)行研究有很大的現(xiàn)實(shí)意義[1]。同時(shí),隨著EDA技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的不斷拓展與深入,EDA技術(shù)在電子信息、通信、自動(dòng)控制計(jì)算機(jī)等領(lǐng)域的應(yīng)用性越來(lái)越明顯。

        文章以(2,1,3)卷積碼為例,介紹了卷積碼編碼原理和編碼過(guò)程,并在EDA工具-Quartus II平臺(tái)下,通過(guò)電路設(shè)計(jì)和VHDL程序設(shè)計(jì)兩種方式實(shí)現(xiàn)卷積碼編碼器的設(shè)計(jì)并得出仿真結(jié)果。

        1 EDA工具軟件介紹

        EDA的工具軟件依照使用功能,可分為電路設(shè)計(jì)與仿真工具、PCB設(shè)計(jì)軟件、IC設(shè)計(jì)軟件和CPLD/FPGA設(shè)計(jì)工具[2]。目前被廣泛使用的電路設(shè)計(jì)與仿真工具有Protel、PSPICE、multiSIM10、Matlab、Quartus II等等。較強(qiáng)的實(shí)現(xiàn)功能使這些軟件應(yīng)用于多個(gè)方面,例如很多軟件都可以進(jìn)行電路設(shè)計(jì)與仿真,進(jìn)行PCB自動(dòng)布局布線,同時(shí)還能夠輸出多種網(wǎng)表文件與第三方軟件接口。

        本設(shè)計(jì)選用的EDA工具平臺(tái)-Quartus II 是一種關(guān)于CPLD和FPGA的開(kāi)發(fā)集成環(huán)境,它是由世界上最大的可編程邏輯器件公司之一的Altera提供。Quartus II 是MAX+plusⅡ更新?lián)Q代產(chǎn)品,使用更加方便,操作界面更加的人性化。Quartus II 的設(shè)計(jì)環(huán)境與系統(tǒng)結(jié)構(gòu)無(wú)關(guān),可以使得設(shè)計(jì)者更為方便的進(jìn)行電子系統(tǒng)的設(shè)計(jì)、處理以及編程。Quartus II具有完整的多平臺(tái)的設(shè)計(jì)環(huán)境,同時(shí)也具備單芯片可編程系統(tǒng)的設(shè)計(jì)環(huán)境和單芯片可編程系統(tǒng)的各種開(kāi)發(fā)工具[3]。

        2 (2,1,3)卷積碼編碼原理

        2.1 (2,1,3)卷積編碼器

        (2,1,3)卷積碼的編碼器結(jié)構(gòu)如圖1所示,k/n=1/2是這個(gè)編碼器的效率。在任意時(shí)刻,信息先輸入最左端的移位寄存器中,同時(shí)把最左端寄存器中上一時(shí)刻信息右移一位,中間和最右端的移位寄存器同樣右移一位,然后將碼元按照?qǐng)D中指示分別通過(guò)兩個(gè)模二加法器,則會(huì)生成U1和U2兩個(gè)碼元??梢灾芷谛缘墨@得分組碼的碼元個(gè)數(shù),卷積碼就不可以,是因?yàn)榫矸e碼沒(méi)有固定的n值。卷積碼中在輸入數(shù)據(jù)的末端增加幾個(gè)信息為0的bit數(shù)據(jù),利用寄存器右移的特性,就可以把移位寄存器達(dá)到清零的目的。在截?cái)嘀芷诤艽蟮臈l件下,編碼效率趨于k/n,但截?cái)嘀芷跒橐话闳≈禃r(shí),編碼的有效效率不大于k/n。

        2.2 卷積編碼器的編碼過(guò)程

        3 (2,1,3)卷積碼編碼器的設(shè)計(jì)與仿真

        3.1 卷積編碼器的電路設(shè)計(jì)

        (2,1,3)卷積碼編碼器的電路設(shè)計(jì)的思路是以卷積碼的特點(diǎn)為依據(jù),它主要是由一個(gè)時(shí)鐘信號(hào)、一個(gè)復(fù)位鍵、兩個(gè)模二加法器和3個(gè)D觸發(fā)器構(gòu)成的一個(gè)3位移位寄存器組成。由第一個(gè)D觸發(fā)器的輸入端接收輸入信號(hào),剩下的每個(gè)觸發(fā)器的輸入端均與前一個(gè)觸發(fā)器的輸出端相連接。各觸發(fā)器的時(shí)鐘脈沖控制端與同一個(gè)時(shí)鐘脈沖CP信號(hào)相連,因此各觸發(fā)器的觸發(fā)時(shí)刻相同,都是CP脈沖的上升沿。第一個(gè)D觸發(fā)器的輸出端的輸出值即是C0;將第一個(gè)觸發(fā)器和第三個(gè)觸發(fā)器的輸出相連進(jìn)行模二加即可得到輸出C1;將第三個(gè)觸發(fā)器的輸出進(jìn)行模二加,即得到輸出C2。

        3.2 卷積編碼器的VHDL程序設(shè)計(jì)

        3.3 卷積編碼器的仿真結(jié)果及分析

        4 結(jié)束語(yǔ)

        在本次設(shè)計(jì)中,使用Quartus II軟件作為系統(tǒng)開(kāi)發(fā)平臺(tái),從卷積碼編碼原理出發(fā),以(2,1,3)卷積碼為例,利用電路設(shè)計(jì)和VHDL兩種設(shè)計(jì)手段加以實(shí)現(xiàn)。經(jīng)過(guò)仿真有效驗(yàn)證了設(shè)計(jì)的合理性與正確性,初步實(shí)現(xiàn)了設(shè)計(jì)目標(biāo)。

        參考文獻(xiàn)

        [1]井小沛,武斌,張青春.基于FPGA的卷積碼的編/譯碼器設(shè)計(jì)[J].電子測(cè)量技術(shù),2008,31(2):116-118.

        [2]李雪梅,張建輝.電子EDA技術(shù)及發(fā)展與應(yīng)用[J].樂(lè)山師范學(xué)院學(xué)報(bào),2004(19):5-7.

        [3]潘明,潘松.數(shù)字電子技術(shù)基礎(chǔ)[M].北京:科學(xué)出版社,2008.

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