吉煒寰，黃 磊，鄒玉煒

（1.河南職業(yè)技術學院電氣工程系，鄭州450046；2.東南大學電氣工程學院，南京210096；3.安陽師范學院物理與電氣工程學院，河南安陽455000）

具有自校準功能的多通道數(shù)字下變頻器設計*

吉煒寰1*，黃 磊2，鄒玉煒3

（1.河南職業(yè)技術學院電氣工程系，鄭州450046；2.東南大學電氣工程學院，南京210096；3.安陽師范學院物理與電氣工程學院，河南安陽455000）

針對多通道通信雷達系統(tǒng)中下變頻器件功能單一及幅相校準電路實現(xiàn)復雜的問題，采用多模式全流水線坐標旋轉數(shù)字計算機設計了一種改進的全數(shù)字下變頻電路。改進的設計在輸入端利用其旋轉模式實現(xiàn)數(shù)字下變頻功能，在基帶端利用其向量模式計算通道幅相誤差并形成反饋補償，具有精簡的硬件系統(tǒng)結構。閉環(huán)實驗結果表面，系統(tǒng)自校準后的基帶幅度誤差控制在0.08 dB內，相位誤差控制在0.15°內，進一步驗證了提出方法的可行性和正確性。

電路設計；數(shù)字下變頻；坐標旋轉數(shù)字計算機；通道自校準；幅相誤差；現(xiàn)場可編程門陣列

數(shù)字下變頻器件DDC（Digital Downconverter）廣泛應用于現(xiàn)代無線電設備中，尤其是通信與雷達系統(tǒng)［1-2］。它將數(shù)字化的射頻/中頻信號通過混頻、抽取和濾波等處理變換為低速率基帶信號供設備后續(xù)處理。為了消除多通道陣列系統(tǒng)間的幅相誤差，提高通信質量，非常有必要對基帶信號進行通道校準［3-4］。由于大多數(shù)DDC器件并不含有通道校準功能，硬件工程師往往需要設計額外的校準電路。Kyeong［5］提出了一個簡化的CDMA上行鏈路原理圖，該方案為了同時實現(xiàn)下變頻和校準功能，需要設計多個硬件處理模塊，不僅響應速度較慢，也增加了調試難度，且硬件成本隨著通道數(shù)的增加而線性增長。趙良羽［6］和陳錚等［7］均提出了數(shù)字中頻信號處理方法。但依然存在集成度不高、處理通道間幅度誤差和相位誤差都比較大的問題。隨著集成電路技術和片上系統(tǒng)的發(fā)展，將多個硬件模塊的功能集成在單個芯片上成為了可能［8］。本文基于現(xiàn)場可編程門陣列技術，設計了一種數(shù)字下變頻IP核，利用流水線坐標旋轉數(shù)字計算機CORDIC（Coordi?nate Rotation Digital Computer），實現(xiàn)了下變頻和通道幅相誤差校準功能，簡化了硬件系統(tǒng)的復雜度，提高了系統(tǒng)的處理效率。

1 CORDIC算法描述

CORDIC算法最早由Voldaer J［9］提出，用于正余弦函數(shù)的計算，基本原理是通過一系列固定且有限的坐標角度旋轉，逐步逼近目標向量，角度旋轉采用移位和加法運算實現(xiàn)。為了增加CORDIC的適用范圍，Walther J S［10］設計了CORDIC算法的統(tǒng)一方程式，在該方程下，CORDIC算法適用于圓周系統(tǒng)、雙曲系統(tǒng)和直線系統(tǒng)。以圓周系統(tǒng)為例，假設一個二維坐標向量p=RP中，經過逆時針旋轉θ角度后，新的向量表示為：

式中，R被稱為迭代旋轉矩陣，通過提取矩陣中的幅度因子cosθ，R矩陣可被重寫為：

式中，tanθ可以用某個固定的常系數(shù)2-i替換，這樣，在硬件系統(tǒng)中式（2）可通過簡單的移位和加法運算實現(xiàn)，在每一級迭代矩陣中，旋轉角度θ均為一定值，旋轉方向的判斷，則依據(jù)向量工作在哪種模式。單級迭代方程表示為：

式中，δi代表向量旋轉方向，正值代表順時針旋轉。在旋轉模式下，δi的判斷依據(jù)為δi+1=sign（αi），通過在迭代中不斷減少向量角度，直至αi+1→0，最終CORDIC計算機將無限逼近目標向量，結果表示為：

式中，K0為常系數(shù)縮放因子，αd為輸入的初始旋轉角度。在向量模式下，δi的判斷依據(jù)為δi+1=sign（bi），初始旋轉角αd設為0，通過在迭代中不斷減少縱坐標的幅值，直至bi→0，最終CORDIC計算機將使向量旋轉至橫坐標，橫坐標的幅值即為原始向量的模，總的旋轉角度即為原始向量的相角，結果表示為：

2 流水線多模式CORDIC設計實現(xiàn)

采用FPGA設計了16級流水線CORDIC電路，同單級狀態(tài)機迭代的方式相比，處理速度更高，系統(tǒng)由四個模塊組成：象限折疊預處理模塊、16級CORDIC旋轉模塊、幅值變換處理模塊、模式選擇模塊，設計原理如圖1所示。

圖1 流水線CORDIC電路原理圖

由于CORDIC向量旋轉最大可調節(jié)范圍為-99.88～99.88°，為了實現(xiàn)圓周范圍內旋轉，利用三角函數(shù)的對稱性對輸入的旋轉角度進行預處理，同時對輸出向量坐標進行幅值變換，具體方法是：

當αd∈[0,π/2]時，a=a16,b=b16；

當αd∈(π/2,π]時，a=-b16,b=a16；

當αd∈(π,3π/2]時，a=-a16,b=-b16；

當αd∈(3π/2,2π]時，a=b16,b=-a16。

模式選擇寄存器用于設定CORDIC電路工作于向量模式還是旋轉模式，對于單級旋轉單元來說，不同的工作模式影響內部加減法器的符號位。當Smod=1時，旋轉單元工作在旋轉模式，當Smod=0時，旋轉單元工作在向量模式。針對16級迭代CORDIC電路，總的幅度縮放因子：

由于所有通道均進行了同比例放大，因此無需對該值進行校正［11-12］。

2.1 旋轉模式下的改進數(shù)字變頻

單個上行鏈路通道的傳統(tǒng)結構如圖2所示。

圖2 傳統(tǒng)單通道簡化原理圖

假定來自A/D器件的中頻（IF）信號表示為Asin(ωt+φ)，來自數(shù)控振蕩器（NCO）的正交信號表示為ejω0t=sin(ω0t)+jcos(ω0t)，幅相校準因子表示為，其中Am代表幅度誤差，Pm代表相位誤差。圖2的整個處理流程用數(shù)學表達式表示為：

式中，LPF{·}表示低通濾波，用于濾除混頻后產生的高頻分量，由于低通濾波器為線性系統(tǒng)，補償向量作為常系數(shù)可以代入括號中，得到：

在CORDIC旋轉模式下，如果將初始迭代向量p=(a0,b0)T中的坐標設為：

設令初始旋轉角度為αd=ω0t+Pm，則代入式（4）后可得到：

該結果和式（6）有完全一致的形式，同時實現(xiàn)了混頻和通道校準的功能，對應的硬件原理圖如圖3所示。

圖3 CORDIC混頻電路實現(xiàn)

方案中初始旋轉角ad通過一個循環(huán)累加器實現(xiàn)線性相位的累加，F(xiàn)TW代表頻率調諧字：

式中，fclk代表系統(tǒng)時鐘，N代表循環(huán)累加器的位數(shù)［13-14］，相位校準因子Pm通過一個偏置累加器補償入混頻電路中，實數(shù)乘法器通過幅度校準因子Am實時補償通道幅度誤差。該方法省去了專門的NCO混頻模塊，同時減少了乘法器的消耗。

2.2 向量模式下的幅相自校準

為了實時獲取各個通道與參考通道的幅相誤差系數(shù)Am和Pm，需要從低速基帶信號中提取其幅值和相角，此時CORDIC將工作在向量模式中，如圖4所示。

圖4 CORDIC校準電路實現(xiàn)。

圖4中,P′為基帶IQ信號的相角，-Pref為參考相角信號，通過加法器實現(xiàn)相位偏差Pm的計算，A′為基帶IQ信號的幅值，Aref為參考幅值信號，通過一個實數(shù)除法器實現(xiàn)幅值比例誤差Am的計算，Am和Pm將反饋進入混頻模塊實現(xiàn)通道校正，由于采用實時校準方式，整個過程無需任何快拍矩陣的存儲和運算，簡化了電路設計。

3 系統(tǒng)總體設計

設計綜合了三通道數(shù)字下變頻器，系統(tǒng)工作在80 MHz，CIC濾波器采用400倍速率抽取，HB半帶濾波采用16階2倍速率抽取，F(xiàn)IR設計階數(shù)32階，因此最終基帶信號的數(shù)據(jù)率保持在100 kHz，時鐘管理電路用于分頻產生各個模塊需要的時鐘頻率，模式選擇與參數(shù)配置模塊可以實時更新濾波器和混頻電路的參數(shù)，該模塊還能存儲各個通道的校準因子用于外部主控設備的讀取［15-16］。整個系統(tǒng)的原理框圖如圖5所示。

圖5 數(shù)字下變頻器總體系統(tǒng)框圖

整個器件通過一個低速SPI總線與外部接口通信。PLL采用FPGA自帶的IP核，將外部10 MHz晶振倍頻至80 MHz系統(tǒng)時鐘。FPGA芯片采用EP2C70F896C8，經過綜合后共消耗15 321個邏輯單元、195個9 bit嵌入式乘法器、986 bit嵌入式存儲單元。

4 實驗與分析

為了驗證系統(tǒng)的功能，設計了如圖6的閉環(huán)實驗。

圖6 閉環(huán)試驗原理

將射頻信號源產生的10.8 MHz中頻信號經過功分器一分為二，以通道1作為參考，利用衰減器實現(xiàn)通道2信號-5 dB的幅度衰減，利用不等長電纜實現(xiàn)通道的相位偏移，實驗時先將DDC的校準模塊關閉，將CORDIC混頻模塊的頻率字設為：FTW=#2290FF97（頻率10.802 MHz），用以產生2 kHz的基帶頻偏，采集兩通道各512個快拍的IQ數(shù)據(jù)，將未校準的原始數(shù)據(jù)通過串口傳給PC分析，得到校準前兩通道的基帶時域如圖7所示。

圖7 校準前兩通道時域圖

從圖7可看出，經過多批量采樣數(shù)據(jù)計算，校準前通道2與通道1有-5.8 dB的幅度衰減和-33.92°的相位偏差，過大的誤差會影響后續(xù)信號處理，比如波束形成和到達角估計。

然后使能DDC器件的校準功能，采集經過校準后的基帶數(shù)據(jù)，校準后采集到的基帶信號時域如圖8所示。

從圖8中可看出，校準后通道一致性較高，通道1和通道2兩者呈現(xiàn)重合效果。經過計算，校準后最大幅度誤差小于0.08 dB，相位誤差小于0.15度。為了進一步證明器件的校準效果，通道2經校準后512個快拍數(shù)據(jù)的幅度和相位誤差變化曲線如圖9所示。

圖8 校準后兩通道時域圖

圖9 校準后通道2幅相誤差曲線圖

從校準后的幅相誤差曲線可以看出，信號呈現(xiàn)隨機抖動的狀態(tài)，這跟射頻信號源及系統(tǒng)采樣時鐘的穩(wěn)定度有關，總的偏差沒有超過實驗中計算的最大量值0.08 dB最大幅度誤差和0.15°最大相位誤差。實驗結果表明：提出的設計方案不僅實現(xiàn)了信號的下變頻處理，而且能夠完成通道幅相誤差的實時校準，最終效果達到了實際工程指標的要求。

5 結束語

CORDIC計算機具有消耗硬件資源少、迭代響應速度高和高精度的優(yōu)勢，改進設計既利用了其旋轉模式實現(xiàn)下變頻功能，又利用其向量模式計算基帶通道誤差并形成反饋補償，同傳統(tǒng)數(shù)字下變頻電路相比，省去了NCO模塊電路和需要大量復乘運算的校準網絡，其簡單和易擴展的特性在多通道雷達通信系統(tǒng)中，具有明顯的優(yōu)勢。通過閉環(huán)模擬實驗，結果表明改進后的設計能夠將不一致的下變頻信號自動補償為一致，最終通道間幅度誤差能夠小于0.08 dB，相位誤差小于0.15°，滿足了實際工程的需要。

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吉煒寰（1974-），男，河南鄭州人，講師，碩士，主要研究方向為自動控制與電子技術，weih74@126.com；

黃 磊（1980-），男，河南商丘人，講師，博士，主要研究方向為電機設計優(yōu)化及控制系統(tǒng)；

鄒玉煒（1974-），男，河南安陽人，講師，博士，主要研究方向為新能源發(fā)電與無線電能傳輸。

Design of Multi-Channel Digital Downconverter with Self-Calibration Function*

JI Weihuan1*，HUANG Lei2，ZOU Yuwei3
（1.Department of Electrical Engineering，Henan Polytechnic，Zhengzhou 450046，China；2.College of Electrical Engineering，Southeast University，Nanjing 210096，China；3.College of Physics and Electrical Engineering，Anyang Normal University，Anyang He’nan 455000，China）

Conventional digital downconverters have limited function，and therefore additional channel calibration circuit is needed in multi-channel communication and radar systems.An improved design based on pipelined coor?dinate rotation digital computer is proposed.By applying orthogonal rotation mode in input，signal can be easily downconverted.By applying vector mode to calculate and compensate amplitude and phase errors of orthogonal sig?nals in baseband，channel inconsistency can be corrected.The design has reduced system architecture.Experimen?tal results show that，the improved design can greatly reduce amplitude and phase inconsistency to 0.08 dB and 0.15°，which verifies its effectiveness and feasibility.

circuit design；digital downconverter；coordinate rotation digital computer；channel self-calibration；channel calibration；amplitude and phase error；FPGA

TN45

A

1005-9490（2016）06-1386-05

1250

10.3969/j.issn.1005-9490.2016.06.021

項目來源：國家青年基金項目（51407027）；河南省科技廳科技計劃項目（142102210517）

2015-12-10 修改日期：2016-01-07