鐘強(qiáng),劉鵬飛,劉寶軍,胡宗進(jìn),秦緒棟

(煙臺(tái)大學(xué),煙臺(tái)　264005)

基于FPGA的同步計(jì)數(shù)器的優(yōu)化結(jié)構(gòu)分析*

鐘強(qiáng),劉鵬飛,劉寶軍,胡宗進(jìn),秦緒棟

(煙臺(tái)大學(xué),煙臺(tái)264005)

在數(shù)字信號(hào)處理中,同步計(jì)數(shù)器是一種非常重要的器件,在很多場(chǎng)所會(huì)用到。在基于現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)器件的開(kāi)發(fā)過(guò)程中,人們往往不會(huì)注意所用到的同步計(jì)數(shù)器內(nèi)部的具體設(shè)計(jì)。本文從資源利用率和速率兩個(gè)方面,對(duì)FPGA開(kāi)發(fā)綜合工具自動(dòng)綜合出來(lái)的同步計(jì)數(shù)器進(jìn)行分析,并且提出一種結(jié)構(gòu)優(yōu)化的同步計(jì)數(shù)器,并將兩種同步計(jì)數(shù)器進(jìn)行對(duì)比,得出了兩者的優(yōu)缺點(diǎn)及適用的場(chǎng)合。

同步計(jì)數(shù)器;FPGA;資源利用率;速率

引 言

計(jì)數(shù)是一種最簡(jiǎn)單基本的運(yùn)算,計(jì)數(shù)器就是實(shí)現(xiàn)這種運(yùn)算的邏輯電路,計(jì)數(shù)器在數(shù)字電路系統(tǒng)中主要是對(duì)脈沖的個(gè)數(shù)進(jìn)行計(jì)數(shù),以實(shí)現(xiàn)測(cè)量、計(jì)數(shù)和控制的功能[1]。在FPGA設(shè)計(jì)中,同步計(jì)數(shù)器無(wú)處不在,往往被大量的應(yīng)用。作為最基本的邏輯電路,計(jì)數(shù)器的性能直接影響整體電路的性能,甚至?xí)Q定項(xiàng)目的成敗。

在FPGA設(shè)計(jì)中,同步計(jì)數(shù)器的設(shè)計(jì)有多種方法,可以自己設(shè)計(jì),也可以用Quartus軟件的綜合工具自動(dòng)綜合出來(lái)。本文主要從資源和速率兩方面對(duì)軟件自動(dòng)綜合出來(lái)的同步計(jì)數(shù)器進(jìn)行分析,并在此基礎(chǔ)上提出一種優(yōu)化的同步計(jì)數(shù)器,可以更好地應(yīng)用到FPGA設(shè)計(jì)中去。

1 同步計(jì)數(shù)器的基本原理

簡(jiǎn)單來(lái)說(shuō),計(jì)數(shù)器就是為了計(jì)數(shù),是為某些問(wèn)題提供一種計(jì)量單位,正是因?yàn)橛辛藬?shù)目的區(qū)分,一切才會(huì)顯得更加有條理[2]。在數(shù)字電路中,計(jì)數(shù)器主要是記錄脈沖的個(gè)數(shù),每到來(lái)一個(gè)脈沖,計(jì)數(shù)器的數(shù)值就會(huì)加1,當(dāng)計(jì)數(shù)器計(jì)滿時(shí),就會(huì)歸零重新計(jì)數(shù),同時(shí)輸出一個(gè)進(jìn)位信號(hào),如圖1所示。

圖1 同步加法計(jì)數(shù)器

計(jì)數(shù)器有同步和異步之分,簡(jiǎn)單來(lái)說(shuō),當(dāng)脈沖到來(lái)時(shí),要更新的所有觸發(fā)器同時(shí)反轉(zhuǎn)的計(jì)數(shù)器是同步計(jì)數(shù)器,而要更新的觸發(fā)器有的先翻轉(zhuǎn),有的后翻轉(zhuǎn),這就是異步計(jì)數(shù)器[3]。本文主要介紹在FPGA中應(yīng)用最廣泛的同步觸發(fā)器。

首先介紹一下N位的同步計(jì)數(shù)器的數(shù)學(xué)模型,如下所示:

式中,QN表示計(jì)數(shù)器的每一位輸出值,所有的QN組成了整個(gè)計(jì)數(shù)器的輸出值count。每一位QN滿足式(2)所示的關(guān)系,clk指的是計(jì)數(shù)脈沖,在FPGA中往往是時(shí)鐘的上升沿或者下降沿是QN的取反操作,當(dāng)滿足括號(hào)內(nèi)的條件時(shí),就會(huì)執(zhí)行。

在FPGA設(shè)計(jì)中,計(jì)數(shù)器往往需要加上使能功能來(lái)控制其是否工作,使能輸入E的每一位和計(jì)數(shù)器的輸出QN滿足如下關(guān)系:

把式(2)和式(3)合到一起,可以得到帶有使能功能的計(jì)數(shù)器模型,如式(4)所示,這就是同步計(jì)數(shù)器的基本原理。

2 基于FPGA自動(dòng)綜合的同步計(jì)數(shù)器

FPGA器件由于其靈活的現(xiàn)場(chǎng)可編輯性,被廣泛應(yīng)用于各種數(shù)字信號(hào)處理的場(chǎng)所。FPGA的開(kāi)發(fā)語(yǔ)言有兩種, Verilog和VHDL各有千秋,從簡(jiǎn)單易懂、方便上手的角度出發(fā),人們往往選用Verilog語(yǔ)言。Veriog語(yǔ)言是一種硬件描述性語(yǔ)言,它是以文本形式來(lái)描述數(shù)字系統(tǒng)硬件結(jié)構(gòu)和行為的語(yǔ)言,用它可以表示邏輯電路圖、邏輯表達(dá)式,還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能[5-6]。

采用Veriog語(yǔ)言設(shè)計(jì)同步計(jì)數(shù)器時(shí),僅僅從功能上來(lái)描述和設(shè)計(jì)該模塊,然后FPGA的編程軟件(例如Quartus)會(huì)自動(dòng)綜合,其內(nèi)部的電路組成往往不去關(guān)注。而計(jì)數(shù)器的設(shè)計(jì)有很多方法,不同的設(shè)計(jì)會(huì)直接影響計(jì)數(shù)器的性能。

圖2是僅僅從功能上出發(fā),利用Verilog語(yǔ)言編寫(xiě)的8位同步計(jì)數(shù)器,從圖中可以看出,count_out是計(jì)數(shù)器的輸出,當(dāng)計(jì)數(shù)器使能,即en_count的值為1的時(shí)候,每到來(lái)一個(gè)上升沿,count_out的值就會(huì)加1,這就實(shí)現(xiàn)了計(jì)數(shù)的功能。

利用Quartus軟件可以得到圖3所示的算法頂層的RTL視圖,但該圖還是無(wú)法看出電路的內(nèi)部結(jié)構(gòu)。進(jìn)一步深入分析,可以得到具體的門(mén)級(jí)別的電路設(shè)計(jì)。在Quartus軟件中,門(mén)級(jí)的電路視圖過(guò)于龐雜,不利于直觀分析,稍加工后得到圖4。

圖4就是要分析的FPGA工具自動(dòng)綜合出的同步計(jì)數(shù)器門(mén)級(jí)電路圖,從圖中可以看出,它采用的是串行進(jìn)位的設(shè)計(jì)方法。串行的進(jìn)位設(shè)計(jì),用到的僅僅是兩輸入的與門(mén),比較簡(jiǎn)單,容易實(shí)現(xiàn)。但是串行的進(jìn)位方式,產(chǎn)生進(jìn)位信號(hào)的時(shí)間較長(zhǎng),需要從低位到高位逐級(jí)傳送,花費(fèi)時(shí)間較長(zhǎng)。

圖2 同步計(jì)數(shù)器的Verilog語(yǔ)言設(shè)計(jì)

圖3 同步計(jì)數(shù)器的頂層RTL視圖

圖4 同步計(jì)數(shù)器的門(mén)級(jí)電路圖

在FPGA設(shè)計(jì)中,數(shù)據(jù)運(yùn)算的速率是比較看重的一個(gè)指標(biāo),速率越快,意味著延時(shí)越短,對(duì)數(shù)據(jù)進(jìn)行實(shí)時(shí)處理的能力就越好。在圖4的基礎(chǔ)上進(jìn)行改進(jìn),提出一種并行進(jìn)位的設(shè)計(jì)方法,可以進(jìn)一步提高運(yùn)算速率。

3 同步計(jì)數(shù)器的優(yōu)化設(shè)計(jì)

在第2節(jié)中,分析了基于串行進(jìn)位設(shè)計(jì)的同步計(jì)數(shù)器延時(shí)較長(zhǎng),進(jìn)而提出一種并行進(jìn)位設(shè)計(jì)的同步計(jì)數(shù)器,如圖5所示。

圖5 優(yōu)化后的同步計(jì)數(shù)器的門(mén)級(jí)電路圖

在圖5中,電路進(jìn)位采用并行進(jìn)位的方式,進(jìn)位信號(hào)不需要再逐級(jí)傳送,這樣產(chǎn)生進(jìn)位信號(hào)的時(shí)間就會(huì)縮短,延遲就會(huì)大大縮小。但同時(shí)也可以看出,并行進(jìn)位的方式所需要的與門(mén)不僅僅是兩輸入的,隨著計(jì)數(shù)器位數(shù)的增加,所用到的與門(mén)的輸入端也隨之增加,這無(wú)形中加劇了對(duì)資源的消耗。

4 實(shí)驗(yàn)仿真及數(shù)據(jù)分析

實(shí)驗(yàn)用的FPGA芯片采用Altera公司的Cyclone IV E系列中的EP4CE115F29C7,該芯片邏輯資源豐富,運(yùn)行時(shí)鐘速度快,廣泛地應(yīng)用于數(shù)字信號(hào)處理方面。系統(tǒng)編譯軟件采用Altera公司的Quartus II軟件,該軟件是Altera公司的綜合性PLD/FPGA開(kāi)發(fā)軟件,支持原理圖、VHDL、Verilog HDL以及AHDL(Altera Hardware Description Language)等多種設(shè)計(jì)輸入形式[7-9]。系統(tǒng)仿真工具選用ModelSim軟件,該軟件屬于Altera公司自主開(kāi)發(fā)、專(zhuān)門(mén)用于FPGA器件的功能仿真,能直觀地看出器件對(duì)數(shù)據(jù)處理后的結(jié)果。

首先對(duì)兩種同步計(jì)數(shù)器的算法進(jìn)行ModelSim軟件仿真,仿真結(jié)果如圖6、圖7所示。

圖6 未優(yōu)化的同步計(jì)數(shù)器仿真圖

從圖6和圖7中可以看出,兩個(gè)圖的仿真結(jié)果完全一致,在使能端使能(即en_count=1)之后,每當(dāng)有上升沿到來(lái)時(shí),計(jì)數(shù)器就會(huì)加1,這就說(shuō)明優(yōu)化后的算法正確,可以實(shí)現(xiàn)計(jì)數(shù)的功能。

圖7 優(yōu)化后的同步計(jì)數(shù)器仿真圖

然后通過(guò)Quartus II軟件查看兩種設(shè)計(jì)方法所消耗的資源和速率,圖8是未優(yōu)化的同步計(jì)數(shù)器所消耗的資源及運(yùn)行過(guò)程中的最高速率,圖9是優(yōu)化后的同步計(jì)數(shù)器所消耗的資源及運(yùn)行過(guò)程中的最高速率。

圖8 未優(yōu)化的同步計(jì)數(shù)器資源及速率

圖9 優(yōu)化后的同步計(jì)數(shù)器仿真圖

Altera公司的FPGA器件的可編程邏輯資源來(lái)自于邏輯陣列塊(LAB),而每個(gè)LAB是由多個(gè)邏輯宏單元LE (logic elements)組成[10]。LE作為最基本的可編程單元,它的使用量代表了所設(shè)計(jì)算法的資源消耗程度。

從圖8和圖9中可以看出,未優(yōu)化的同步計(jì)數(shù)器消耗了8個(gè)LE,優(yōu)化之后消耗了10個(gè)LE,優(yōu)化后的同步計(jì)數(shù)器比未優(yōu)化的多使用了25%的資源,這是因?yàn)椴⑿羞M(jìn)位的方式比串行進(jìn)位的方式更加復(fù)雜。從運(yùn)行速率

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Optimization Structure Analysis of Synchronous Counter Based on FPGA

Zhong Qiang,Liu Pengfei,Liu Baojun,Hu Zongjin,Qin Xudong

(Yantai University,Yantai 264005,China)

In the digital signal processing,the synchronous counter is a very important device,it is used in many fields.In the development of FPGA,the inside specific design of the synchronous counter is not paid attention to.In this paper,the synchronous counter of the automatic synthesis of FPGA development tools is analyzed in two aspects of the resource utilization and the rate,and a kind of synchronous counter with optimized structure is proposed.Finally,the two kinds of synchronous counter are compared,and the advantages and disadvantages are obtained.

synchronous counter;FPGA;resource utilization ratio;rate

TN79

A

煙臺(tái)大學(xué)研究生科技創(chuàng)新基金(基金編號(hào):YDYB1615)。