陳　偉，王　宇，余飛俠，范曉東

(安徽四創(chuàng)電子股份有限公司，安徽　合肥　230031)

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一種IRIG-B碼解碼器的設(shè)計(jì)與實(shí)現(xiàn)

陳偉，王宇，余飛俠，范曉東

(安徽四創(chuàng)電子股份有限公司，安徽合肥230031)

針對(duì)現(xiàn)有靶場(chǎng)儀器組串行時(shí)間碼解碼器解碼精度低、工作穩(wěn)定性差等問(wèn)題，將微處理器與現(xiàn)場(chǎng)可編程門(mén)陣列相結(jié)合，提出一種新的解碼器實(shí)現(xiàn)方案：采用最新的片上系統(tǒng)控制器，在其內(nèi)部配置了微處理器系統(tǒng)及可編程邏輯單元；串行時(shí)間碼碼元識(shí)別由相應(yīng)的硬件邏輯單元控制，保證已識(shí)別的秒脈沖邊沿精準(zhǔn)；微處理器系統(tǒng)控制已識(shí)別的時(shí)間碼流的解碼及輸出，由此節(jié)省了硬件資源、提高了解碼效率；最后通過(guò)現(xiàn)場(chǎng)運(yùn)行及儀器監(jiān)測(cè)證明該方案串行時(shí)間碼解碼精度和穩(wěn)定性?xún)?yōu)于現(xiàn)有解碼技術(shù)，其授時(shí)精度能夠滿(mǎn)足時(shí)間同步的要求。

片上系統(tǒng)控制器；現(xiàn)場(chǎng)可編程門(mén)陣列；微處理器；靶場(chǎng)儀器組串行時(shí)間碼

0　引言

美國(guó)靶場(chǎng)間儀器組(inter-range instrumentation group，IRIG)提出了靶場(chǎng)儀器組串行時(shí)間碼(B type format of IRIG，IRIG-B)[1]，廣泛應(yīng)用于時(shí)間信息傳輸系統(tǒng)中。IRIG-B碼具有世界通用、接口標(biāo)準(zhǔn)化、適用于遠(yuǎn)距離傳輸?shù)忍攸c(diǎn)。在我國(guó)，工業(yè)控制、通信、氣象、航天、電力系統(tǒng)測(cè)量與保護(hù)等領(lǐng)域的測(cè)試設(shè)備均采用IRIG-B國(guó)際時(shí)間標(biāo)準(zhǔn)作為時(shí)統(tǒng)設(shè)備的時(shí)間同步標(biāo)準(zhǔn)[2-3]，并制定了相應(yīng)的國(guó)軍標(biāo)。目前國(guó)內(nèi)的IRIG-B解碼采用的核心控制器大都為現(xiàn)場(chǎng)可編程門(mén)陣列(field-programmable gate array，F(xiàn)PGA)，資源消耗量大、解碼精度低、工作效率和穩(wěn)定性差；因此需要有由更高效的控制器、有效的解碼算法實(shí)現(xiàn)即插即用、授時(shí)精度高及運(yùn)行穩(wěn)定的新型解碼器。SmartFusion2系列芯片是Microsemi公司的最新65 nm工藝的片上系統(tǒng)產(chǎn)品，，是基于Flash架構(gòu)FPGA發(fā)展而來(lái)，內(nèi)部集成166 MHz的Cortex-M3硬核處理器，不占用FPGA的邏輯資源，能夠?yàn)橛脩?hù)提供高安全性、高可靠性及超低功耗等性能[4-5]。本文方案采用SmartFusion2作為解碼器核心控制器，將FPGA和微處理器Cortex-M3優(yōu)勢(shì)相結(jié)合，實(shí)現(xiàn)高精度授時(shí)和高可靠性的時(shí)統(tǒng)設(shè)備IRIG-B碼解碼器。

1　IRIG-B碼簡(jiǎn)介

IRIG-B碼是一種串行的時(shí)間格式碼[6-10]，DC碼為IRIG-B碼的直流碼，DC碼的幀周期為1 s，由100個(gè)碼元組成，每個(gè)碼元10 ms，碼元寬度有8 ms、5 ms和2 ms 3種，分別代表碼元P(位置識(shí)別標(biāo)志或基準(zhǔn)碼元)、二進(jìn)制的1以及二進(jìn)制的0，如圖1所示。為了便于傳輸和提取B碼中的信息，每10個(gè)碼元中有1個(gè)位置識(shí)別標(biāo)識(shí)，分別稱(chēng)為P1、P2、…、P9、P0。幀參考標(biāo)志是由位置識(shí)別標(biāo)志P0和相鄰的基準(zhǔn)碼元Pr組成的，Pr的前沿即是每幀的準(zhǔn)秒時(shí)刻，也就是從該準(zhǔn)秒時(shí)刻起，按秒、分、時(shí)、天等時(shí)間信息進(jìn)行編碼，最終形成DC碼，如圖2所示。

圖1　DC碼碼元圖

圖2　IRIG-B(DC)碼信號(hào)波形

2　硬件電路設(shè)計(jì)

IRIG-B碼信號(hào)解碼器的整體硬件電路設(shè)計(jì)框架如圖3所示，這里的SmartFusion2在其內(nèi)部配置了FPGA和Cortex-M3硬核處理器。

圖3　硬件電路設(shè)計(jì)框架

首先將標(biāo)準(zhǔn)的IRIG-B碼信號(hào)作為SmartFusion2的輸入信號(hào)，這里SmartFusion2采用Microsemi公司的M2S010芯片；接著在SmartFusion2中，先通過(guò)FPGA接收輸入信號(hào)IRIG-B碼，識(shí)別出秒脈沖(pulse per second，PPS)和對(duì)應(yīng)的二進(jìn)制碼元，將1個(gè)PPS送入Cortex-M3微處理器，將對(duì)應(yīng)的二進(jìn)制碼元送入雙端口的隨機(jī)存取存儲(chǔ)器(random access memory，RAM)，Cortex-M3微處理器根據(jù)輸入的1個(gè)PPS同步讀出FPGA中RAM里二進(jìn)制碼元，并進(jìn)行解碼；根據(jù)IRIG-B碼協(xié)議提取出對(duì)應(yīng)的時(shí)間信息，然后將其轉(zhuǎn)換成字符格式的實(shí)時(shí)時(shí)間常數(shù)(time of data，TOD)信息；同時(shí)TOD信息被送到Cortex-M3微處理器的串口輸出腳，進(jìn)入電平轉(zhuǎn)換電路，從而將TOD信息直觀(guān)顯示到電腦串口調(diào)試助手上。這里采用芯片MAX3232SOP對(duì)TOD信息進(jìn)行驅(qū)動(dòng)并轉(zhuǎn)換成匹配的電平信號(hào)。

此外，整個(gè)硬件電路設(shè)計(jì)中，還需要電源模塊，以滿(mǎn)足各芯片對(duì)供電電壓的需求，分別需要電壓為+5 V、+3.3 V；這里采用電源轉(zhuǎn)換芯片LT1963ES8以完成+6.5 V到+5 V的轉(zhuǎn)換，集成電路LT1963EST-3.3以完成+5 V到+3.3 V的轉(zhuǎn)換。

3　軟件程序設(shè)計(jì)

IRIG-B碼信號(hào)解碼器的軟件設(shè)計(jì)主要是基于FPGA及Cortex-M3微處理器系統(tǒng)(microcontroller subsystem in SmartFusion2，MSS)而完成，如圖4所示，其中FPGA主要負(fù)責(zé)MSS的構(gòu)建、IRIG-B碼中1個(gè)PPS和對(duì)應(yīng)碼元識(shí)別及碼元存儲(chǔ)的程序設(shè)計(jì)，MSS主要負(fù)責(zé)讀取存儲(chǔ)器中對(duì)應(yīng)碼元并解碼輸出的程序設(shè)計(jì)等。

圖4　總體軟件設(shè)計(jì)程序

3.1IRIG-B碼解碼方法簡(jiǎn)述

根據(jù)IRIG-B碼波形，在本設(shè)計(jì)中每1 ms視為1 bit，有脈寬為高電平1，否則為低電平0，則IRIG-B碼中3種碼元“P”“1”和“0”分別用二進(jìn)制表示為1111111100、1111100000和1100000000，即十六進(jìn)制0x3fc、0x3e0和0x300。則一幀IRIG-B碼為100碼元即為1 000 bit二進(jìn)制碼流。

首先通過(guò)FPGA識(shí)別以上3種碼元，并得出幀參考標(biāo)志PP_Out；其次根據(jù)PP_Out和IRIG-B碼上升沿開(kāi)始計(jì)數(shù)，計(jì)滿(mǎn)99，則其后相鄰的IRIG-B碼上升沿為準(zhǔn)秒時(shí)刻PPS_Out，即為同步的1個(gè)PPS；同時(shí)，根據(jù)PP_Out開(kāi)始提取此幀的100碼元并轉(zhuǎn)換成1 000 bit碼流，并存入雙端口RAM中，F(xiàn)PGA程序如圖5、6所示；MSS根據(jù)準(zhǔn)秒時(shí)刻標(biāo)志PPS_Out產(chǎn)生中斷，讀出FPGA中RAM中1 000 bit碼流，并進(jìn)行解碼，根據(jù)IRIG-B碼協(xié)議，提取出對(duì)應(yīng)的時(shí)間信息并轉(zhuǎn)換成字符格式的TOD信息，并將此TOD信息通過(guò)串口發(fā)送出去。

圖5　IRIG-B碼解調(diào)核的FPGA程序

圖6　IRIG-B碼解調(diào)核的FPGA內(nèi)部程序

3.2FPGA程序設(shè)計(jì)簡(jiǎn)述

在FPGA里完成的程序設(shè)計(jì)主要有以下幾個(gè)方面：

1)設(shè)計(jì)鎖相環(huán)、復(fù)位電路。從而給FPGA程序里各個(gè)設(shè)計(jì)模塊和微處理器系統(tǒng)MSS提供參考時(shí)鐘與復(fù)位。2)構(gòu)建MSS。包括中央處理器、通用輸入輸出(general purpose input output，GPIO)模塊、串口通信模塊、外圍總線(xiàn)(advanced peripheral bus，APB)等，如圖7所示。

圖7　Cortex-M3微處理器系統(tǒng)MSS的FPGA程序

3)定制碼元識(shí)別模塊。主動(dòng)識(shí)別IRIG-B碼中3種碼元“P”“1”和“0”，并分別用二進(jìn)制表示為111111100、1111100000和1100000000，即十六進(jìn)制0x3fc、0x3e0和0x300；同時(shí)主動(dòng)識(shí)別IRIG-B碼的上升沿和下降沿。

圖8　IRIG-B碼元識(shí)別模塊的FPGA程序

4)定制IRIG-B碼解碼模塊。根據(jù)輸入IRIG-B碼的上升沿Pos_Clk和二進(jìn)制碼元element_in，可主動(dòng)識(shí)別IRIG-B碼的幀參考標(biāo)志PPFlag；當(dāng)識(shí)別出PPFlag的同時(shí)，自上升沿Pos_Clk來(lái)，輸出二進(jìn)制碼元，以得到完整的一幀IRIG-B碼的二進(jìn)制格式；當(dāng)識(shí)別出PPFlag的同時(shí)，根據(jù)輸入的IRIGB_in上升沿開(kāi)始計(jì)數(shù)，當(dāng)計(jì)滿(mǎn)99，下一相鄰的IRIGB_in上升沿即為準(zhǔn)秒時(shí)刻標(biāo)志PPSFlag，即為同步的1個(gè)PPS。

圖9　IRIG-B碼解碼模塊的FPGA程序

5)定制雙端口RAM模塊。從FPGA解碼模塊輸出的二進(jìn)制碼流被寫(xiě)進(jìn)RAM模塊里，MSS通過(guò)APB總線(xiàn)從RAM模塊中讀出對(duì)應(yīng)的二進(jìn)制碼流。在這里，F(xiàn)PGA程序采用了乒乓操作，即寫(xiě)RAM_0操作的同時(shí)進(jìn)行讀RAM_1操作，而寫(xiě)RAM_1操作的同時(shí)，進(jìn)行讀RAM_0操作，如此循環(huán)操作，如圖10所示。RAM寫(xiě)時(shí)鐘為10 kHz，寫(xiě)字長(zhǎng)為10 bit，而RAM讀時(shí)鐘為10 MHz，讀字長(zhǎng)為10 bit；其中，RAM控制程序通過(guò)幀參考標(biāo)志PPFlag來(lái)控制RAM_0、RAM_1的讀寫(xiě)切換，通過(guò)10 kHz控制RAM寫(xiě)地址，通過(guò)10 MHz控制RAM讀地址。

圖10　雙口RAM讀寫(xiě)模塊的FPGA程序

3.3MSS程序設(shè)計(jì)簡(jiǎn)述

在微處理器系統(tǒng)MSS里完成的程序設(shè)計(jì)，主要有以下幾個(gè)方面：1)對(duì)MSS進(jìn)行初始化。配置一個(gè)GPIO端口作為中斷引腳，映射來(lái)自FPGA中識(shí)別出的1個(gè)PPS中斷；再配置一個(gè)GPIO端口作為中斷引腳，映射來(lái)自FPGA中識(shí)別出的幀參考標(biāo)志PPFlag中斷；配置一個(gè)APB總線(xiàn)主模塊，讀取FPGA中解出的IRIG-B碼流；配置一個(gè)串口通信模塊，發(fā)送已解出的TOD信息。2)當(dāng)幀參考標(biāo)志PPFlag中斷到來(lái)時(shí)，通過(guò)APB總線(xiàn)開(kāi)始讀取FPGA中RAM里的IRIG-B碼元并進(jìn)行解碼，得到秒、分、時(shí)、日、月、年等時(shí)間信息并保存在內(nèi)部的一個(gè)結(jié)構(gòu)體類(lèi)型變量中。3)當(dāng)秒脈沖中斷到來(lái)時(shí)，開(kāi)始向串口發(fā)送已解出的時(shí)間信息，格式為：

$TOD，時(shí)分秒，日，月，年*checksum/r/n

4　實(shí)驗(yàn)與結(jié)果分析

基于SmartFusion2芯片方案設(shè)計(jì)中FPGA部分采用Libero SoC v11.0設(shè)計(jì)軟件，用硬件描述語(yǔ)言(verilog hardware description language，Verilog HDL)實(shí)現(xiàn)設(shè)計(jì)，Cortex-M3微處理器系統(tǒng)MSS部分采用Microsemi SoftConsole IDE v3.4編程軟件設(shè)計(jì)，IRIG-B碼信號(hào)由上海申貝公司的時(shí)間同步裝置輸出。根據(jù)本設(shè)計(jì)方案，接入IRIG-B碼信號(hào)，系統(tǒng)上電，測(cè)試結(jié)果如圖11所示。

圖11　實(shí)驗(yàn)測(cè)試結(jié)果

將串口輸出接入電腦串口調(diào)試助手中，從圖中可以看出，時(shí)間在1 s的跳變，時(shí)間跳變準(zhǔn)確。用示波器監(jiān)測(cè)秒脈沖輸出端和串口輸出端口，實(shí)驗(yàn)測(cè)試結(jié)果見(jiàn)圖12。

圖12　實(shí)驗(yàn)測(cè)試結(jié)果

從圖中可以看出，解調(diào)1個(gè)PPS之后相鄰1幀解調(diào)的時(shí)間信息，解調(diào)的1個(gè)PPS和時(shí)間信息是IRIGB碼同幀數(shù)據(jù)。用示波器監(jiān)測(cè)IRIG-B碼信號(hào)的輸入端口和解出的秒脈沖1個(gè)PPS輸出端口，測(cè)試結(jié)果見(jiàn)圖13。從圖中可以看出，每一解出的1個(gè)PPS對(duì)應(yīng)1幀IRIG-B碼輸入信號(hào)。用示波器上升沿觸發(fā)方式捕捉1個(gè)PPS上升沿，可獲得如圖14所示的波形。

圖13　實(shí)驗(yàn)測(cè)試結(jié)果

圖14　實(shí)驗(yàn)測(cè)試結(jié)果

由圖14中可以看出，解出的1個(gè)PPS上升沿與IRIG-B碼輸入信號(hào)的準(zhǔn)秒時(shí)刻對(duì)齊，且2者間的誤差優(yōu)于5 ns，則本設(shè)計(jì)的解碼誤差優(yōu)于5 ns；因此該IRIG-B碼信號(hào)解碼器的設(shè)計(jì)完全符合設(shè)計(jì)要求。

5　結(jié)束語(yǔ)

本文分析了目前IRIG-B碼解碼技術(shù)實(shí)現(xiàn)的現(xiàn)狀及存在的問(wèn)題，介紹了IRIG-B碼解碼的基本原理，提出基于FPGA和Cortex-M3設(shè)計(jì)實(shí)現(xiàn)的IRIG-B碼解碼器，并結(jié)合某型時(shí)間同步裝置進(jìn)行了監(jiān)測(cè)。監(jiān)測(cè)結(jié)果表明，該IRIG-B碼解碼器能夠滿(mǎn)足時(shí)統(tǒng)設(shè)備授時(shí)的需求，提高IRIG-B碼的授時(shí)精度、提升IRIG-B碼解碼效率、加強(qiáng)系統(tǒng)運(yùn)行的可靠性。隨著IRIG-B碼在加速組網(wǎng)和授時(shí)系統(tǒng)中日益成熟，在今后工作中將進(jìn)一步對(duì)IRIG-B碼解碼性能深入研究。

[1]The Timing Committee Telecommunications and Timing Group Range Commanders Council.IRIG standard 200-98 IRIG serial time code formats(Format B)[EB/OL].(2005-01-27)[2015-11-11].http：//irigb.com/pdf/wp-irig-200-98.pdf.

[2]譚述森，李琳．北斗系統(tǒng)導(dǎo)航定位報(bào)告體制與工程技術(shù)[J].導(dǎo)航定位學(xué)報(bào)，2013，1(3)：1-9．

[3]楊安洪，卜鮑強(qiáng)，姜忠武．雙模授時(shí)技術(shù)在航天測(cè)控設(shè)備中的應(yīng)用[J].導(dǎo)航定位學(xué)報(bào)，2015，3(1)：88-91．

[4]Microsemi Corportion.Smartfusion2 Microcontroller Subsystem UG0331 User Guide，m2s_ug0331_microcontroller_subsystem_v10.pdf[EB/OL].(2015-06-01)[2015-11-11].http：//www.microsemi.com/index.php?option=com_docman&task=doc_download&gid=130918.

[5]Microsemi Corportion.Smartfusion2 SoC FPGA Evaluation Kit UG0541 User Guide，m2s_ug0541_evaluation_kit_ug_v4.pdf [EB/OL].(2015-06-01)[2015-11-11].http：//www.microsemi.com/index.php?option=com_docman&task=doc_download&gid=133574.

[6]王茂凌.基于FPGA的IRIG-B(DC)碼解碼[J].現(xiàn)代有線(xiàn)傳輸，2005(4)：86-88．

[7]賈磊，崔永俊，楊兵，等，基于FPGA的IRIG-B(DC)碼解碼卡的設(shè)計(jì)[J].計(jì)算機(jī)測(cè)量與控制，2015，23(6)：2143-2145.

[8]吳衛(wèi)，陳建軍，宋虎.基于FPGA的IRIG-B碼解碼器的實(shí)現(xiàn)[J].雷達(dá)與對(duì)抗，2009(3)：37-40．

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[10]張建春，任記達(dá).基于FPGA的IRIG-B碼調(diào)制解調(diào)實(shí)現(xiàn)[J].現(xiàn)代導(dǎo)航，2012，8(4)：305-308.

Design and implementation of a IRIG-B signal decoder

CHEN Wei，WANG Yu，YU Feixia，F(xiàn)AN Xiaodong

(Anhui Suncreate Electronics Co.，Ltd.，Hefei,Anhui 230031，China)

Aiming at the problem that the existing IRIG-B signal decorder is liable to low decoding precision and lack of running stability，the paper proposed a IRIG-B signal decoding scheme by integrating MPU(Cortex-M3) and FPGA：the latest SOC was selected that configures microcontroller subsystem in Smartfusion2 and logical unit of FPGA；the IRIG-B signal code recognizing procedure was controlled by the hard logic of FPGA for ensuring the accuracy of the rising edge of the recognized PPS；the decoding procedure of the recognized time stream and the time output was designed in MSS in order to save FPGA resources and improve decode efficiency.Finally，by the field operation with instrument monitoring，result indicated that the IRIG-B decoder could offer better accuracy and stability than exiting decode technology，and the timing accuracy could satisfy the requirement of time synchronization.

Smartfusion2；FPGA；Cortex-M3；IRIG-B

2015-11-11

國(guó)家電子信息產(chǎn)業(yè)發(fā)展基金項(xiàng)目(工信部財(cái)[2013]472號(hào))。

陳偉(1987—)，女，安徽合肥人，碩士研究生，研究方向?yàn)橥ㄐ排c信息系統(tǒng)。

10.16547/j.cnki.10-1096.20160319.

P127

A

2095-4999(2016)03-0094-06

引文格式：陳偉，王宇，余飛俠，等.一種IRIG-B碼解碼器的設(shè)計(jì)與實(shí)現(xiàn)[J].導(dǎo)航定位學(xué)報(bào)，2016，4(3)：94-99.(CHEN Wei，WANG Yu，YU Feixia，et al.Design and implementation of a IRIG-B signal decoder[J].Journal of Navigation and Positioning，2016，4(3)：94-99.)