周 嶸，陳文梅，李澤宏，包慧萍

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功率VDMOS的EMI分析

周 嶸1，陳文梅2，李澤宏2，包慧萍2

（1. 中國(guó)振華集團(tuán)永光電子有限公司，貴州 貴陽(yáng) 550001；2. 電子科技大學(xué) 電子薄膜與集成器件國(guó)家重點(diǎn)實(shí)驗(yàn)室，四川 成都 610054）

針對(duì)功率VDMOS器件在實(shí)際應(yīng)用中的電磁干擾（EMI）問(wèn)題，對(duì)國(guó)內(nèi)兩家公司兩款高壓VDMOS產(chǎn)品進(jìn)行應(yīng)用于LED驅(qū)動(dòng)電源模塊的整機(jī)EMI測(cè)試以及VDMOS樣管的動(dòng)態(tài)特性測(cè)試，提出了功率VDMOS的EMI噪聲優(yōu)化方案。分析結(jié)果表明：適當(dāng)增大VDMOS的寄生柵電阻g，增大VDMOS的輸入電容iss和米勒電容gd可改善VDMOS器件EMI性能，但這會(huì)增加VDMOS器件的開關(guān)損耗。因此，在器件設(shè)計(jì)時(shí)需根據(jù)實(shí)際應(yīng)用折中考慮。

功率VDMOS；電磁干擾；振蕩；柵電阻；輸入電容；米勒電容

隨著社會(huì)的進(jìn)步和科學(xué)技術(shù)的發(fā)展，當(dāng)前的電子技術(shù)朝著高頻、高速、高靈敏度、多功能、小型化的方向發(fā)展，導(dǎo)致現(xiàn)代電子設(shè)備抗電磁干擾的能力愈來(lái)愈低。另一方面，由于現(xiàn)代電子設(shè)備功率容量和功率密度的不斷提高，導(dǎo)致其內(nèi)部電磁環(huán)境越來(lái)越復(fù)雜，其本身產(chǎn)生的電磁干擾（EMI）對(duì)電網(wǎng)及其周圍的電磁環(huán)境的影響也愈來(lái)愈嚴(yán)重。由此產(chǎn)生的電磁環(huán)境污染在對(duì)電子、電氣產(chǎn)品的安全與可靠性產(chǎn)生影響和危害的同時(shí)，也對(duì)人類的健康與生存產(chǎn)生了直接影響。功率VDMOS作為功率開關(guān)管，其典型應(yīng)用環(huán)境是開關(guān)電源。功率VDMOS器件作為開關(guān)電源的功率開關(guān)管，由于工作在on-off的快速循環(huán)轉(zhuǎn)換的狀態(tài)，其電壓電流都在急劇變化，是電場(chǎng)耦合和磁場(chǎng)耦合的主要干擾源，是開關(guān)電源EMI的主要來(lái)源之一[1-3]。由于開關(guān)電源EMI產(chǎn)生的機(jī)理比較復(fù)雜，國(guó)內(nèi)對(duì)于這方面的研究尚不成熟，目前關(guān)于開關(guān)電源EMI的文獻(xiàn)報(bào)道并不多。而且在已發(fā)表的有關(guān)電力電子EMI問(wèn)題的大量論文中，幾乎有一半是研究開關(guān)電源中的EMI問(wèn)題，從功率開關(guān)器件本身的角度來(lái)考慮抑制EMI的文獻(xiàn)很少見。

本文從功率VDMOS開關(guān)器件本身的角度出發(fā)，提出了功率VDMOS的EMI噪聲優(yōu)化方案，使得器件設(shè)計(jì)人員可以在功率VDMOS的設(shè)計(jì)階段優(yōu)化其參數(shù)，降低其在電源工作時(shí)的電磁干擾（EMI），可以大大簡(jiǎn)化線路工程師的EMI設(shè)計(jì)，對(duì)提升器件的市場(chǎng)競(jìng)爭(zhēng)力有明顯優(yōu)勢(shì)。

1 功率VDMOS的EMI噪聲產(chǎn)生機(jī)理

1.1 寄生電容引發(fā)的振蕩

VDMOS 的開關(guān)過(guò)程就是對(duì)寄生電容進(jìn)行充放電的過(guò)程，其在導(dǎo)通和關(guān)斷狀態(tài)切換的速率是由輸入電容充放電的速率決定的，在外電路相同的情況下，如果寄生電容小，器件的開啟和關(guān)斷速度就快。同時(shí)，功率VDMOS開關(guān)過(guò)程中電流和電壓的變化率與開關(guān)波形的振蕩及器件EMI性能緊密相關(guān)。功率VDMOS開關(guān)波形如圖1所示[4]。

（a）開通波形

（b）關(guān)斷波形

圖1 功率VDMOS的開關(guān)波形

Fig.1 The swtiching waveforms of power VDMOS

根據(jù)對(duì)功率VDMOS開關(guān)波形分析，可知功率VDMOS開通瞬態(tài)的漏極電流上升斜率以及關(guān)斷瞬態(tài)的漏極電壓上升斜率可分別表示為

式中：D為功率VDMOS的負(fù)載電流；RRM為功率VDMOS寄生體二極管反向恢復(fù)峰值電流；T為功率VDMOS的閾值電壓。

1.2 柵極電壓的振蕩

在實(shí)際應(yīng)用電路中，VDMOS的柵極驅(qū)動(dòng)回路中，由VDMOS的內(nèi)部寄生柵極電阻g、柵極引線電感g(shù)以及柵源寄生電容gs之間形成了RLC串聯(lián)諧振回路，如圖2所示。

由此可得到該回路的品質(zhì)因數(shù)表示如下式

越小，則諧振回路的選頻特性越差[5-6]，振蕩的幅值就越小，后續(xù)振蕩也越平緩。因而RLC諧振回路中寄生的柵極電感越小、柵極電阻越大、柵源電容越大，則柵極驅(qū)動(dòng)信號(hào)（柵極電壓）振蕩越平緩。其中，g與柵極鍵合引線本身的寄生電感有關(guān)，g與多晶硅柵極的摻雜濃度以及柵極走線相關(guān)。gs主要由柵電極與N+源和P型基區(qū)的交疊部分決定。針對(duì)平面結(jié)構(gòu)的功率VDMOS，如圖3所示，gs可表示為

式中：ox為介質(zhì)介電常數(shù)。由于柵氧的厚度很薄，P可能很大，尤其是在溝槽MOSFET中。SM是由于源電極和柵電極的交疊引入的寄生電容，由于源極和柵極間的絕緣層氧化物較厚，該電容較小。

2 功率VDMOS的EMI噪聲測(cè)試與對(duì)比分析

為研究功率VDMOS的EMI，對(duì)國(guó)產(chǎn)產(chǎn)品①和產(chǎn)品②的兩款高壓VDMOS做了測(cè)試分析，包括將功率VDMOS應(yīng)用于LED驅(qū)動(dòng)電源模塊的整機(jī)EMI測(cè)試以及VDMOS樣管的動(dòng)態(tài)特性測(cè)試。

2.1 LED驅(qū)動(dòng)電源的整機(jī)EMI測(cè)試分析

將兩款VDMOS器件用于LED驅(qū)動(dòng)電源模塊，做整機(jī)EMI測(cè)試。測(cè)試時(shí)依據(jù)CISPR 22標(biāo)準(zhǔn)中的10 M場(chǎng)Class A規(guī)定。由于LED驅(qū)動(dòng)電源的最高工作頻率受功率開關(guān)管限制，極限頻率可達(dá)33 MHz，低于108 MHz的測(cè)試標(biāo)準(zhǔn)，因而測(cè)試頻率上限設(shè)定為1 GHz。測(cè)試過(guò)程中采用峰值檢波器，在接收天線為水平極化和垂直極化兩種狀態(tài)下進(jìn)行測(cè)量。頻率范圍為30~230 MHz時(shí)峰值限值為40 dB（μV/m），頻率范圍為230~1 000 MHz時(shí)峰值限值47 dB（μV/m）。

選取頻率范圍在30~230 MHz測(cè)試峰值超過(guò)峰值限值最大的數(shù)值并記錄到表1中。根據(jù)表中數(shù)據(jù)分析可知，在天線垂直極化狀態(tài)下測(cè)得的兩廠商產(chǎn)品的測(cè)試峰值均未超標(biāo)，但是在天線水平極化狀態(tài)下產(chǎn)品①的峰值超限最大值為正數(shù)，而產(chǎn)品②相應(yīng)值為負(fù)數(shù)。因此在功率VDMOS的整機(jī)EMI測(cè)試中，產(chǎn)品①的EMI測(cè)試不合格。

表1 兩種國(guó)內(nèi)VDMOS產(chǎn)品的EMI測(cè)試結(jié)果

Tab.1 EMI testing results of two kinds of domestic products

天線狀態(tài)產(chǎn)品①產(chǎn)品② 水平極化狀態(tài)EMI峰值超過(guò)水平線的最大值/dB1.45–1.24 垂直極化狀態(tài)EMI峰值超過(guò)水平線的最大值/dB–1.53–4.94

2.2 功率VDMOS動(dòng)態(tài)特性測(cè)試分析

由以上EMI測(cè)試結(jié)果可知：在整機(jī)運(yùn)行時(shí)，產(chǎn)品①的EMI性能更差。為分析其原因，采用ITC57300動(dòng)態(tài)參數(shù)測(cè)試系統(tǒng)對(duì)VDMOS樣管的動(dòng)態(tài)特性進(jìn)行了測(cè)試，測(cè)試項(xiàng)目包括開關(guān)特性測(cè)試、體二極管反向恢復(fù)特性測(cè)試、柵電荷和電容（輸入電容、輸出電容、反向傳輸電容）測(cè)試。

2.2.1 開關(guān)特性測(cè)試分析

在相同的測(cè)試條件下，測(cè)得功率VDMOS開關(guān)瞬態(tài)的波形如圖4所示。分別在圖4（a）中=1.35 μs附近和圖4（b）中=6.35 μs附近取點(diǎn)，可以看出開關(guān)特性對(duì)EMI影響小。

（a）開通瞬態(tài)波形

（b）關(guān)斷瞬態(tài)波形

圖4 VDMOS開關(guān)瞬態(tài)波形

Fig.4 The transient swtiching waveforms of power VDMOS

2.2.2 柵電阻及寄生電容參數(shù)測(cè)試分析

為了對(duì)比分析VDMOS器件本身的寄生參數(shù)對(duì)EMI性能的影響，對(duì)兩款產(chǎn)品的寄生柵極電阻g和寄生電容參數(shù)進(jìn)行了測(cè)試，測(cè)試數(shù)據(jù)如表2所示。

表2 柵電阻及寄生電容測(cè)試結(jié)果

Tab.2 Testing results of gate resistance and parasitic capacitance

參數(shù)項(xiàng)目產(chǎn)品①產(chǎn)品② Rg/Ω2.615 Cgs/pF541468 Ciss/pF550475 Coss/pF5356 Crss/pF97 品質(zhì)因數(shù)Q11323 Rg·Ciss/ns1.437.13

由前面分析可知，在外加信號(hào)頻率一定的情況下，品質(zhì)因數(shù)直接由回路中的柵極電阻以及寄生電容gs決定。表2中品質(zhì)因數(shù)是在頻率為1 MHz條件下計(jì)算得到的。由表2數(shù)據(jù)結(jié)果可知，產(chǎn)品①的品質(zhì)因數(shù)約為產(chǎn)品②的5倍，因此產(chǎn)品②的柵極驅(qū)動(dòng)信號(hào)振蕩更小，從而耦合到漏極的電壓振蕩更小，在開關(guān)瞬態(tài)產(chǎn)生的電流以及電壓波形的振蕩更小，從而EMI噪聲更小。

進(jìn)一步地，柵極充放電時(shí)間常數(shù)為g·(gs+gd)=g·iss，該值越大，電流下降變化率dd/d越小，引起的漏極電壓振蕩便越小。由表2數(shù)據(jù)結(jié)果可知：產(chǎn)品②的柵放電時(shí)間常數(shù)g·iss較產(chǎn)品①的測(cè)試值大，因此產(chǎn)品②的電流下降變化率dd/d更小，從而在漏極寄生電感d上形成的感應(yīng)電壓值更小，那么漏極電壓波形的振蕩更小，從而產(chǎn)生EMI噪聲更小。

因此，適當(dāng)增大柵電阻g是改善VDMOS器件EMI性能的方法之一。具體做法是通過(guò)改善工藝提高多晶硅的方塊電阻。一般來(lái)說(shuō)，通過(guò)爐管擴(kuò)散摻雜方式對(duì)多晶硅進(jìn)行飽和摻雜可實(shí)現(xiàn)低阻值多晶電阻。現(xiàn)在要提高VDMOS器件的多晶硅電阻，可采用離子注入的方式對(duì)多晶硅進(jìn)行摻雜，該方式的摻雜濃度較低，可達(dá)到提高多晶硅方塊電阻的目的。但是通過(guò)增大柵電阻g的方法來(lái)優(yōu)化功率VDMOS器件的EMI噪聲會(huì)使得VDMOS器件的開關(guān)損耗增加，這兩者是相互矛盾的，在器件設(shè)計(jì)時(shí)需根據(jù)實(shí)際應(yīng)用折中考慮。

3 結(jié)論

本文從功率VDMOS器件本身的電參數(shù)角度，分析了功率VDMOS的EMI噪聲產(chǎn)生機(jī)理，并結(jié)合兩種VDMOS產(chǎn)品的實(shí)測(cè)數(shù)據(jù)分析了VDMOS的電參數(shù)對(duì)其EMI性能的影響。結(jié)果表明：適當(dāng)增大VDMOS的寄生柵電阻g，增大VDMOS的輸入電容iss和米勒電容gd可改善VDMOS器件EMI性能，但這會(huì)增加VDMOS器件的開關(guān)損耗。因此，在器件設(shè)計(jì)時(shí)需根據(jù)實(shí)際應(yīng)用折中考慮。

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Analysis of EMI of the power VDMOS

ZHOU Rong1, CHEN Wenmei2, LI Zehong2, BAO Huiping2

(1. Yongguang Electronics Limited, China Zhenhua Group, Guiyang 550001, China; 2.State Key Laboratory of Electronic Thin Films and Integrated Devices, University of Electronic Science and Technology of China, Chengdu 610054, China)

Against EMI problems of VDMOS in practical applications, two kinds of high voltage VDMOS products from two domestic companies were tested, and the tests included complete appliance EMI test when applying power VDMOS in LED driver supply module and power VDMOS dynamic characteristics test. The EMI noise optimizing scheme of power VDMOS was proposed. The analysis results show that with the increasing of the parasitic gate resistanceg, input capacitanceiss, and Miller capacitancegd, EMI property of VDMOS can be improved. However, the switching loss of VDMOS device may be increased. So it is imperative to reach a compromise between EMI noise and switching loss.

power VDMOS; EMI; oscillation; gate resistance; input capacitance; Miller capacitance

10.14106/j.cnki.1001-2028.2016.09.009

TN386.1

A

1001-2028（2016）09-0041-04

2016-07-29 通訊作者：周嶸

周嶸（1980－），男，貴州貴陽(yáng)人，工程師，主要從事功率半導(dǎo)體器件的研究，E-mail: 18984072828@189.cn ；李澤宏(1970－)，男，重慶人，教授，主要從事功率半導(dǎo)體器件和集成電路的研究，E-mail: lizh@uestc.edu.cn 。

網(wǎng)絡(luò)出版時(shí)間：2016-09-02 11:05:02 網(wǎng)絡(luò)出版地址： http://www.cnki.net/kcms/detail/51.1241.TN.20160902.1105.010.html

（編輯：陳渝生）