閆景富，姜璐，尹洪東，郭娟娟

（中國(guó)石油大學(xué)（北京）地球物理與信息工程學(xué)院，北京　102249）

基于Allegro的高速AD/DA系統(tǒng)信號(hào)完整性設(shè)計(jì)與仿真

閆景富，姜璐，尹洪東，郭娟娟

（中國(guó)石油大學(xué)（北京）地球物理與信息工程學(xué)院，北京102249）

在高速PCB設(shè)計(jì)中，信號(hào)完整性問題是不可避免的。而借助于仿真工具參與PCB的設(shè)計(jì)可以極大提高產(chǎn)品一次成功率。本文簡(jiǎn)要闡述了信號(hào)完整性的反射、串?dāng)_及電源完整性問題，借助于Allegro PCB SI GXL、Allegro PCB PI option XL及SigXplorer仿真組件對(duì)高速AD/DA系統(tǒng)應(yīng)用實(shí)例進(jìn)行了定量仿真與分析，驗(yàn)證了常見SI問題的正確性，提出了優(yōu)化PCB設(shè)計(jì)的解決方案。

信號(hào)完整性；反射；串?dāng)_；電源完整性；Allegro仿真

隨著半導(dǎo)體工藝的進(jìn)步，晶體管特征尺寸將持續(xù)減小，因而信號(hào)的上升邊必然持續(xù)減小且時(shí)鐘頻率也必然持續(xù)提高。相應(yīng)的時(shí)鐘頻率的不斷提高則又促進(jìn)了上升邊的不斷下降，因此也就引發(fā)了愈發(fā)嚴(yán)重的信號(hào)完整性問題。在高速數(shù)字系統(tǒng)中，對(duì)于頻率達(dá)到百兆甚至GHz以上的信號(hào)，會(huì)由于系統(tǒng)的信號(hào)完整性的問題而導(dǎo)致信號(hào)質(zhì)量不佳。甚至對(duì)于不到50 MHz的信號(hào)，由于其電平跳變時(shí)間在1ns甚至ps級(jí)，最終PCB產(chǎn)品中依然有可能會(huì)出現(xiàn)信號(hào)完整性問題。

為了縮短開發(fā)周期提高效率，在高速PCB設(shè)計(jì)過程中可以借助有效的仿真工具對(duì)關(guān)鍵信號(hào)網(wǎng)絡(luò)進(jìn)行仿真以輔助設(shè)計(jì)。在本設(shè)計(jì)中將使用 Cadence Allegro軟件平臺(tái)下的Allegro PCB SI GXL、Allegro PCB PI option XL及 SigXplorer相關(guān)仿真組件來對(duì)系統(tǒng)單一網(wǎng)絡(luò)的信號(hào)質(zhì)量，信號(hào)間串?dāng)_及電源完整性等問題進(jìn)行仿真來支持疊層設(shè)置、布局布線等規(guī)則的選擇，以此對(duì)高速DA/AD電路系統(tǒng)提供硬件設(shè)計(jì)技術(shù)支持。根據(jù)仿真的結(jié)果確定電路的最終方案，優(yōu)化了PCB設(shè)計(jì)。

1　信號(hào)完整性理論

信號(hào)完整性即SI（Signal Integrity），是指在高速產(chǎn)品中由互連線引起的信號(hào)傳輸質(zhì)量問題。常見的SI問題包括反射、串?dāng)_、電源完整性等。

1.1信號(hào)反射

反射是單一網(wǎng)絡(luò)中多數(shù)SI問題產(chǎn)生的主要原因，如過沖、下沖、振鈴及非單調(diào)等［1］。反射形成的原因簡(jiǎn)單來說就是由各種原因?qū)е碌腜CB傳輸線阻抗不連續(xù)。對(duì)于在PCB布線過程中可能出現(xiàn)的過孔、拓?fù)渥兓?、線寬變化等諸多情況都會(huì)使傳輸線的瞬態(tài)阻抗發(fā)生突變［1］。假設(shè)用Z1、Z2分別表示互連線突變前后的瞬態(tài)阻抗，反射信號(hào)與輸入信號(hào)的比值與阻抗有如下關(guān)系：

此式即是反射系數(shù)。由此式可知阻抗突變?cè)酱螅敲捶瓷浔阍綇?qiáng)。ρ=1代表開路，此時(shí)信號(hào)全部反射回去；ρ=-1代表短路，此時(shí)信號(hào)將全部反向反射回去。

解決信號(hào)反射的方法首先是要在設(shè)計(jì)制造PCB時(shí)能保持傳輸線的特性阻抗恒定，其次就是根據(jù)不同情況來選擇增加分立電阻來調(diào)整阻抗。較常用的方法是對(duì)網(wǎng)絡(luò)進(jìn)行端接匹配，4種端接方法如圖1所示：源端串聯(lián)短接，遠(yuǎn)端并聯(lián)端接，遠(yuǎn)端戴維南端接，遠(yuǎn)端RC端接。

圖1　端接示意圖

1.2信號(hào)串?dāng)_

串?dāng)_產(chǎn)生的根本原因是邊緣場(chǎng)。它是指有害信號(hào)從某一攻擊網(wǎng)絡(luò)轉(zhuǎn)移到另一相鄰受害網(wǎng)絡(luò)［2］。當(dāng)攻擊網(wǎng)絡(luò)上的電壓和電流發(fā)生變化時(shí)就會(huì)在該網(wǎng)絡(luò)周圍產(chǎn)生變化的電場(chǎng)和磁場(chǎng)，相鄰的網(wǎng)絡(luò)間都存在這種由邊緣場(chǎng)產(chǎn)生的耦合［3］。

串?dāng)_可分為近端串?dāng)_和遠(yuǎn)端串?dāng)_。近端位于信號(hào)傳輸方向的后方；遠(yuǎn)端位于信號(hào)傳輸方向的前方。而且兩者都與互容和互感有關(guān)系。為描述信號(hào)的串?dāng)_，有串?dāng)_系數(shù)如下式：

其中，NEXT為近端串?dāng)_系數(shù)，F(xiàn)EXT為遠(yuǎn)端串?dāng)_系數(shù)。Va為動(dòng)態(tài)線的信號(hào)電壓，Vb和Vf分別為靜態(tài)線的后向與前向噪聲電壓，Len為耦合長(zhǎng)度，RT為信號(hào)上升時(shí)間，CmL、CL、LmL、LL分別為單位長(zhǎng)度上的互容、電容、互感與電感。由此可知，增加信號(hào)線間距以減小互容與互感的值可以減小串?dāng)_。對(duì)于遠(yuǎn)端串?dāng)_還可以通過減小Len、增加RT的方式減小。

1.3電源完整性

電源完整性主要討論的是電源供給的穩(wěn)定性。在高速數(shù)字系統(tǒng)中，電源完整性與信號(hào)完整性是密切相關(guān)的。在高速數(shù)字設(shè)計(jì)的電源分配系統(tǒng)中不宜采用適用于低速設(shè)備的總線分配方案。因?yàn)樵诟咚僭O(shè)計(jì)中，總線上的阻抗較大，使系統(tǒng)產(chǎn)生很大的地彈和電源反彈噪聲，這些噪聲將會(huì)影響信號(hào)發(fā)生畸變［4］。在高速設(shè)計(jì)時(shí)，設(shè)計(jì)者多會(huì)采用整塊銅面作為電源平面、地平面，這樣不但能為整個(gè)設(shè)計(jì)提供清潔的低阻抗的電源系統(tǒng)，還可以為高速信號(hào)提供完整的參考平面作返回路徑。但即便如此也不能認(rèn)為電源系統(tǒng)中的電力分配就是純凈無噪聲的。當(dāng)系統(tǒng)中有大量數(shù)字芯片同時(shí)開關(guān)，就會(huì)有較大的高頻瞬態(tài)電流涌動(dòng)，這種電流的產(chǎn)生會(huì)引發(fā)地彈噪聲。現(xiàn)如今芯片開關(guān)速度不斷提高，對(duì)高頻瞬態(tài)電流的需求也越來越大，這也會(huì)引發(fā)更嚴(yán)峻的地彈問題。此外，設(shè)計(jì)中也許會(huì)將電源平面或地平面分割，當(dāng)信號(hào)跨越分割界限時(shí)也會(huì)引起地彈和回流噪聲。

在電源完整性的設(shè)計(jì)中，有兩點(diǎn)至關(guān)重要：電源分配與去耦電容。目前最廣泛應(yīng)用的電源分配系統(tǒng)去耦網(wǎng)絡(luò)設(shè)計(jì)方法為目標(biāo)阻抗法［4］。該方法控制電源分配系統(tǒng)阻抗的最大值低于目標(biāo)阻抗，進(jìn)而能夠控制電壓變化的最大值。當(dāng)知道了電源分配系統(tǒng)的目標(biāo)阻抗值后，要通過調(diào)整電路系統(tǒng)中的電容與電感的分布參數(shù)值來使各部分的阻抗與目標(biāo)阻抗值接近［5］。

2　關(guān)鍵網(wǎng)絡(luò)仿真實(shí)例

本設(shè)計(jì)中的MCU包括CYCLONE III系列的FPGA及基于M4內(nèi)核的STM32F407。系統(tǒng)中包括由FPGA控制的高速DAC及由STM32控制的高速ADC，其中高速DAC選用TI 的DAC2904，高速ADC選用ADI的AD9656，轉(zhuǎn)換速率均高達(dá)125MSPS，功能框圖如圖2所示。電路設(shè)計(jì)中就會(huì)涉及到高速網(wǎng)絡(luò)信號(hào)走線，如DAC及ADC的高速時(shí)鐘網(wǎng)絡(luò)，信號(hào)頻率可達(dá)125 MHz。在進(jìn)行PCB設(shè)計(jì)時(shí)可先對(duì)敏感信號(hào)網(wǎng)絡(luò)進(jìn)行整板掃描仿真，設(shè)定好反射、串?dāng)_等問題的噪聲閾值，將挑選出來的網(wǎng)絡(luò)再進(jìn)行著重仿真，根據(jù)仿真結(jié)果實(shí)時(shí)優(yōu)化設(shè)計(jì)。

仿真模型為IBIS模型，它通過V/I和V/T數(shù)據(jù)參數(shù)來描述器件數(shù)字輸入和輸出的電氣特性。IBIS模型可幫助設(shè)計(jì)人員進(jìn)行仿真并預(yù)見到連接不同器件的線路中的基本的SI問題。

圖2　系統(tǒng)功能框圖

2.1反射仿真

如前所述，反射所涉及的是單一網(wǎng)絡(luò)信號(hào)質(zhì)量問題。所以，此處要選取整個(gè)系統(tǒng)中的易受反射影響的高速信號(hào)走線。其中最應(yīng)注意的就是AD/DA的時(shí)鐘網(wǎng)絡(luò)?，F(xiàn)選取DAC的時(shí)鐘網(wǎng)絡(luò)拓?fù)?，如圖3所示，在DAC系統(tǒng)中，時(shí)鐘信號(hào)是由FPGA倍頻后分配給DAC。

圖3　時(shí)鐘網(wǎng)絡(luò)拓?fù)?/p>

在布局布線時(shí)可對(duì)此拓?fù)溥M(jìn)行不同線長(zhǎng)的仿真，未加端接匹配電阻時(shí)分別對(duì)線長(zhǎng)1 000mil、1 500mil、2 000mil進(jìn)行掃描仿真，結(jié)果如圖4中細(xì)線所示。

圖4　端接前后仿真

從圖中可以看出，DAC的接收端的信號(hào)擁有很大的過沖及下沖，最大過沖可達(dá)4.5 V，遠(yuǎn)大于芯片要求的3.3 V。在布局一定的情況下，走線越長(zhǎng)過沖幅度越大。因此，為了減小信號(hào)的反射，必須對(duì)該網(wǎng)絡(luò)進(jìn)行阻抗匹配。如前所述，對(duì)于單一網(wǎng)絡(luò)的阻抗匹配有多種方法，在此處選擇源端串聯(lián)匹配的方式來減小網(wǎng)絡(luò)中的反射?，F(xiàn)對(duì)1 500mil長(zhǎng)度走線進(jìn)行仿真，電阻值為22、33、50歐姆時(shí)的仿真結(jié)果如圖4中粗線所示。

由仿真結(jié)果可以很容易得出結(jié)論，當(dāng)匹配電阻值為50歐姆時(shí)的匹配情況最好，基本沒有過沖及下沖，信號(hào)質(zhì)量良好。根據(jù)此仿真結(jié)果，可以更新原理圖設(shè)計(jì)，并在PCB繪制過程中考慮到線長(zhǎng)與匹配的影響。設(shè)計(jì)中為消除反射可采用多種端接方式，在本文中只選擇了串聯(lián)端接討論，未對(duì)其他端接方式加以贅述。由仿真結(jié)果已經(jīng)可以看出，此種端接方式可以有效的消除反射，而且信號(hào)波形未發(fā)生畸變，延時(shí)影響很小，綜合考慮下，由仿真結(jié)果得到的推薦方案便是串聯(lián)端接。

2.2串?dāng)_仿真

在本設(shè)計(jì)中，由于PCB板設(shè)計(jì)會(huì)有較大的長(zhǎng)寬比。因此會(huì)導(dǎo)致一些長(zhǎng)平行走線，特別是AD/DA的數(shù)據(jù)走線?，F(xiàn)提取高速ADC數(shù)據(jù)網(wǎng)絡(luò)中的一部分拓?fù)浣Y(jié)構(gòu)如圖5所示。在仿真時(shí)，可以針對(duì)電路板的疊層、線間距和耦合長(zhǎng)度等不同參數(shù)設(shè)置對(duì)網(wǎng)絡(luò)進(jìn)行仿真。

圖5　數(shù)據(jù)網(wǎng)絡(luò)拓?fù)?/p>

該布線網(wǎng)絡(luò)線間距為一倍線寬10 mil，中間網(wǎng)絡(luò)走線為受害線，相鄰兩邊的耦合線為攻擊線，耦合長(zhǎng)度保持在最長(zhǎng)2 000 mil。該網(wǎng)絡(luò)為微帶線，頂層與第二平面層間介質(zhì)厚度設(shè)置為6 mil。仿真結(jié)果如圖6中粗線2 000 mil標(biāo)注所示。

圖6　串?dāng)_仿真

此結(jié)果是沒有加端接匹配時(shí)的串?dāng)_情況。由圖可見，遠(yuǎn)端串?dāng)_可高達(dá)160 mV，約為信號(hào)幅值（2.5 V）的6.4%，對(duì)信號(hào)干擾較大。其中也有因?yàn)樾盘?hào)反射而導(dǎo)致的過沖和下沖使得串?dāng)_噪聲增加的情況。若要想將串?dāng)_噪聲降至2%以下，現(xiàn)將網(wǎng)絡(luò)中加入端接匹配電阻，將耦合長(zhǎng)度降至1 500 mil后再進(jìn)行仿真，仿真結(jié)果如圖6中細(xì)線1 500 mil標(biāo)注所示。

由圖可見，此時(shí)的串?dāng)_噪聲已降低到20 mV，不足信號(hào)幅值的1%，而且串?dāng)_值存在于信號(hào)的邊沿附近，說明信號(hào)質(zhì)量已很好。可以將仿真的結(jié)果以約束規(guī)則更新到ALLEGRO約束管理器中，以此來幫助對(duì)PCB的繪制，以期達(dá)到良好的結(jié)果。

2.3電源完整性

現(xiàn)代高速系統(tǒng)的性能與電源分配系統(tǒng)的設(shè)計(jì)密切相關(guān)。Allegro PCB PI option XL擁有電源完整性分析工具，它為在高速PCB上設(shè)計(jì)和創(chuàng)建電源分配系統(tǒng)提供了一種協(xié)同設(shè)計(jì)的方法。在本設(shè)計(jì)中會(huì)根據(jù)仿真來確定需要的電容器以滿足適合PCB頻率范圍的目標(biāo)阻抗。

本設(shè)計(jì)中首先考慮以STM32為核心的主控制單元的電源網(wǎng)絡(luò)。供電電壓為3.3 V，設(shè)定允許波動(dòng)范圍為5%，變化電流為5 A，由目標(biāo)阻抗=（電源電壓×波動(dòng)范圍）/變化電流，可知目標(biāo)阻抗值為33 mΩ。首先對(duì)其進(jìn)行單節(jié)點(diǎn)仿真，頻率范圍為1 GHz。進(jìn)行多次仿真，根據(jù)仿真波形，逐次加入諧振頻率在阻抗曲線峰值處的電容。仿真只要滿足目標(biāo)阻抗值就好，過多電容會(huì)增加電路負(fù)擔(dān)。針對(duì)多次的單節(jié)點(diǎn)仿真結(jié)果，最終確定電容如下：13個(gè)33 pF，12個(gè)47 pF，11個(gè)68 pF，10個(gè)100 pF，10個(gè)120 pF，10個(gè)220 pF，7個(gè)820 pF，14個(gè)1 nF，10 個(gè)10 nF，2個(gè)10 uF。最終的單節(jié)點(diǎn)仿真結(jié)果圖如圖7所示。

圖7　單節(jié)點(diǎn)仿真

由圖中可以看出在單節(jié)點(diǎn)仿真中可以通過選擇添加合適的去耦電容來將電源分配系統(tǒng)阻抗控制在目標(biāo)阻抗值以下。電容響應(yīng)合成曲線為所有去耦電容響應(yīng)曲線的合成曲線。接下來完成電容的布局與精簡(jiǎn)就要進(jìn)行多節(jié)點(diǎn)仿真。在進(jìn)行多節(jié)點(diǎn)仿真之前要在PCB中添加噪聲源，這是一種理想電流源，添加在高速數(shù)字芯片的布局位置。Allegro PCB PI option XL使用網(wǎng)格的方法對(duì)平面建模，平面網(wǎng)格的尺寸可由用戶自定義。其在平面建模時(shí)充分考慮了電源平面損耗的影響。多次進(jìn)行多節(jié)點(diǎn)仿真，顯示出需要注意的頻率范圍，擺放去耦電容時(shí)根據(jù)其去耦半徑及PCB的頻率電勢(shì)點(diǎn)不斷調(diào)整，最終完成電容網(wǎng)絡(luò)的布局。其自帶的交互查看功能可以圖形化指出PCB中存在的電勢(shì)熱點(diǎn)，方便了布局調(diào)整［6］。本設(shè)計(jì)對(duì)3.3 V電源平面對(duì)進(jìn)行去耦網(wǎng)絡(luò)設(shè)計(jì)，完成電容布局。根據(jù)仿真結(jié)果圖形觀察超出目標(biāo)阻抗的波形所代表的網(wǎng)格在PCB的位置，調(diào)整去耦電容的數(shù)量及位置，以滿足目標(biāo)阻抗的要求。最終仿真結(jié)果如圖8所示。由圖中可以看出，在0到1 GHz頻率范圍內(nèi)，3.3 V平面對(duì)中各節(jié)點(diǎn)阻抗曲線均滿足目標(biāo)阻抗的設(shè)計(jì)要求。

圖8　多節(jié)點(diǎn)仿真

3　結(jié)論

本設(shè)計(jì)中應(yīng)用Cadence_allegro PCB SI GXL、AllegroPCB PI option XL及SigXplorer仿真組件對(duì)PCB設(shè)計(jì)進(jìn)行仿真驗(yàn)證。通過該仿真工具的布線前仿真及后仿真的過程為PCB的拓?fù)湓O(shè)計(jì)、PCB硬件布局布線等約束規(guī)則的設(shè)置提供了強(qiáng)大的支持，并使筆者能夠較好的把握住設(shè)計(jì)中的信號(hào)完整性問題。而且使用該仿真工具使得設(shè)計(jì)指標(biāo)量化及可視化，設(shè)計(jì)與仿真貫穿設(shè)計(jì)始終，使整個(gè)設(shè)計(jì)過程易于控制，提高了高速PCB設(shè)計(jì)的一次成功率，縮短了產(chǎn)品周期。

［1］BROOKS D.信號(hào)完整性與PCB設(shè)計(jì)［M］.劉雷波，趙巖，譯.北京：電子工業(yè)出版社，2012．

［2］倪蕓，姚曉東.高速并行總線信號(hào)完整性分析設(shè)計(jì)［J］.電子測(cè)量技術(shù)，2013，36（4）：105-110.

［3］張娜，秦萌.信號(hào)完整性分析及仿真［J］.計(jì)算機(jī)網(wǎng)絡(luò)，2012，38（13）：38-41.

［4］申偉，唐萬明，王楊.高速PCB的電源完整性分析［J］.現(xiàn)代電子技術(shù)，2009（24）：213-218.

［5］孫建光.基于信號(hào)完整性分析的高速數(shù)字PCB板設(shè)計(jì)方法［J］.硅谷，2014（11）：54-55.

［6］周潤(rùn)景，蘇良碧.Cadence高速電路板設(shè)計(jì)與仿真：信號(hào)與電源完整性分析［M］.4版.北京：電子工業(yè)出版社，2011.

Signal integrity design in high-speed PCB system based on Allegro

YAN Jing-fu，JIANG Lu，YIN Hong-dong，GUO Juan-juan
（College of Geophysics and Information Engineering，China University of Petroleum，Beijing Campus，Beijing 102249，China）

The problem of signal integrity cannot be avoided in high-speed PCB design.The simulation tools can help us to get much higher one-through design success.The article analyzes series of signal integrity problems，such as reflection，crosstalk and power integrity.By means of Allegro PCB SI GXL，Allegro PCB PI option XL and SigXplorer，SI simulations for highspeed PCB system are designed.Common SI problems are validated，and proposed solutions to optimize PCB design.

signal integrity；reflection；crosstalk；power integrity；simulation by Allegro

TN919.3

A

1674－6236（2016）06-0067-04

2015-05-07稿件編號(hào)：201505061

閆景富（1978—），男，山西平遙人，博士，講師。研究方向：電磁成像測(cè)量方法研究、嵌入式系統(tǒng)設(shè)計(jì)。