李金猛

（國營蕪湖機械廠　安徽　蕪湖　241007）

基于FPGA的數(shù)據(jù)采集存儲系統(tǒng)的設(shè)計與實現(xiàn)

李金猛

（國營蕪湖機械廠安徽蕪湖241007）

針對大規(guī)模集成電路測試中需要采集記錄總線數(shù)據(jù)并用于后續(xù)產(chǎn)品測試分析的目的，采用了基于FPGA的數(shù)據(jù)采集存儲系統(tǒng)的軟硬件設(shè)計方法，硬件采用“上位機+下位機”架構(gòu)，下位機直接由FPGA直接控制FLASH陣列盤，實現(xiàn)長時數(shù)據(jù)采集存儲，上位機在采集完成后通過USB接口對數(shù)據(jù)進行離線分析，通過對采集系統(tǒng)的硬件進行設(shè)計與仿真，開發(fā)出與下位機控制盒相配套的采集軟件，進行實際數(shù)據(jù)采集試驗得出所采集的16路總線數(shù)據(jù)信號有效。

采集；存儲；流水線；FIFO；FPGA

隨著電子技術(shù)的發(fā)展及帶大規(guī)模器件的電路板、總線接口類產(chǎn)品在電子設(shè)備的大規(guī)模應(yīng)用，傳統(tǒng)的電子設(shè)備的測試修理模式將發(fā)生重大轉(zhuǎn)變。有很多產(chǎn)品電路板中由大規(guī)模集成芯片組成的板件，給維修工作帶來很大的困難，對該類板件數(shù)據(jù)信號分析是解決產(chǎn)品板件修理的一種重大檢測手段。文中重點介紹應(yīng)用在電子產(chǎn)品維修中的一套基于FPGA的數(shù)據(jù)采集存儲系統(tǒng)的軟硬件設(shè)計方法及實現(xiàn)過程。

1　系統(tǒng)總體結(jié)構(gòu)

本采集存儲系統(tǒng)將以定制計算機與固態(tài)硬盤為上位機，下位機由數(shù)據(jù)控制板、數(shù)據(jù)存儲板、數(shù)據(jù)采集與數(shù)據(jù)傳輸板組成，系統(tǒng)框架關(guān)系示意圖如圖1所示。上下位機的通訊接口為2個USB2.0通訊接口，其中1個為USB2.0通訊接口，另1個為數(shù)據(jù)采集測控板的JTAG調(diào)試與下載配置接口。

圖1　系統(tǒng)原理框圖

2　FPGA數(shù)據(jù)采集存儲模塊

2.1硬件設(shè)計

數(shù)據(jù)采集存儲模塊［1-6］硬件設(shè)計包括FPGA最小系統(tǒng)設(shè)計、多級流水線電路設(shè)計、USB2.0通訊接口設(shè)計3部分，這里重點闡述前兩部分，具體如下：

2.1.1FPGA最小系統(tǒng)設(shè)計

1）底板設(shè)計

控制器底板硬件設(shè)計包括FPGA最小系統(tǒng)與USB2.0通訊接口兩部分電路設(shè)計。

2）存儲板設(shè)計

本采集系統(tǒng)初步設(shè)計為16通道。與多級流水線的設(shè)計相匹配，存儲板需要21片NAND型FLASH器件，對應(yīng)7級流水線，每級3片NAND型FLASH，該FLASH器件選用MT29F2G16，該器件容量為2 G×16 bit，電平標準為3.3 V，電平與FPGA兼容。

3）程序配置電路

FPGA是SRAM型結(jié)構(gòu)，因此需要一片F(xiàn)LASH結(jié)構(gòu)的配置芯片來存儲配置信息，用于進行上電復(fù)位。本設(shè)計中的配置芯片選用EPCS128。

4）信號轉(zhuǎn)換板設(shè)計

由于本采集存儲系統(tǒng)的數(shù)字探針輸出信號為峰峰值為0.4 V，該信號過小且容易受到干擾。如果將此信號直接輸入到FPGA的I/O口，很難被準確檢測。因此需要對信號進行放大，所利用的信號轉(zhuǎn)換器件為高速運放ADA4891-2，其單通道信號轉(zhuǎn)換電路如圖2所示。

圖2　ADA4891接口電路

2.1.2多級流水線電路設(shè)計

這里利用多級流水線工作原理來解決數(shù)據(jù)采集與滿足數(shù)據(jù)存儲之間的讀寫速度匹配問題。

1）多級流水線工作原理

這里以16通道的存儲模塊、并以50 MHz采樣頻率為例進行說明。

16路被采信號經(jīng)過阻抗匹配電路輸入至FPGA的I/O口，經(jīng)過MUX處理存入FPGA內(nèi)部建立的3塊FIFO內(nèi)，具體存放順序為：第1個字存入第一塊FIFO，第2個字存入第二塊FIFO，第3個字存入第3塊FIFO，第4個字存入第一塊FIFO，依次循環(huán)，等第3塊FIFO存滿1024字時，同時對3塊FIFO進行讀取，把第一個FIFO的1024字對第一級第一片F(xiàn)lash進行寫寄存器，把第二個FIFO的1024字對第一級第二片F(xiàn)lash進行寫寄存器，把第3個FIFO的1024字對第一級第3片F(xiàn)lash進行寫寄存器，在讀取FIFO的過程中，數(shù)據(jù)不斷的往每一個FIFO內(nèi)進行存儲。每一塊的FIFO讀完1024字之后，等待第3塊FIFO下一次再次存滿1024字時，再進行下一次的讀取FIFO，把下一次的3塊FIFO中的數(shù)據(jù)存入下一級的3片F(xiàn)lash中，依次循環(huán)。采集與存儲流程示意圖如圖3所示。

圖3　采集與存儲流程示意圖

2）FIFO設(shè)計

本方案中FPGA建立3塊2KWord的FIFO，具體設(shè)計理由闡述如下：

①FIFO空間設(shè)計

本采集儀NAND型FLASH器件型號為MT29F2G16，該器件的寫周期最小值為25 ns，自動編程時間為220～600 μs。由于Flash的頁寫空間為1KWord，因此一個FIFO的空間至少需要大于1KWord，留有一定余量，因此選取每塊FIFO的空間大小為2KWord。

②FIFO塊數(shù)設(shè)計

由于采樣頻率為50 MHz，而Flash的寫入頻率最大為25 MHz（字寫入的時間twc最快為35 ns，留有一定的余量，取40 ns），因此，需要采用乒乓算法，把采樣頻率由50 MHz降低為25 MHz，因此FIFO塊數(shù)至少需要3片F(xiàn)IFO（50/25=2，留一定余量，取3），所以FIFO塊數(shù)需要擁有3片F(xiàn)IFO。因此相當于每塊FIFO的輸入頻率為16.7 MHz。

③Flash片數(shù)的選擇

Flash的寫入分兩個步驟：寫頁寄存器和頁編程，前一過程時間較短而后一過程時間較長。當被采信號為50 MHz時，由于Flash的頁寫大小為1KWord，而每一個字寫入的時間Twc最小值為40 ns（手冊上所給出的最小值為25 ns），因此頁寫的時間Tpage=Twc*1 024=40*1 024 ns=42 us，而頁編程時間Tprog典型值為220 us，所以除了第一片F(xiàn)lash以外還需要的Flash級數(shù)n=Tprog/TwrFIFO=220/42=5.2，加上第一級，共6.2，留有一定的余量，取n為7級。FLASH流水線示意圖如圖4所示。

2.2軟件開發(fā)

數(shù)據(jù)存儲模塊主要包括以下功能：命令接收與執(zhí)行功能（控制器底板可以接收上位機軟件所發(fā)送來的采集、暫停、復(fù)位、讀取、退出命令，并執(zhí)行相應(yīng)的命令）；數(shù)據(jù)采集與存儲功能（下位機在收到上位機發(fā)送的采集存儲命令之后，將基于流水線操作實現(xiàn)多通道數(shù)據(jù)采集與存儲功能，直至結(jié)束）；數(shù)據(jù)讀取與發(fā)送功能（下位機在收到上位機發(fā)送的讀取命令之后，將通過USB接口向上位機發(fā)送所采集存儲的數(shù)據(jù)）。通過軟件實現(xiàn)主要歸納為以下幾個部分：1）USB2.0通訊功能的軟件開發(fā)；2）FLASH器件讀寫/擦除功能的軟件開發(fā)；3）數(shù)據(jù)采集存儲功能的軟件開發(fā)；4）數(shù)據(jù)讀取發(fā)送功能的軟件開發(fā)。其中第1）部分為上下位機按約定的通訊協(xié)議格式進行通信完成特定的命令解析功能，這里限于篇幅，僅對2）～4）部分軟件開發(fā)進行介紹。

圖4　Flash流水線操作示意圖

2.2.1FLASH器件讀寫/擦除功能的軟件開發(fā)

以MT29F2G16ABAEAWP為FLASH器件，下面給出其操作（包括頁讀、頁寫、塊擦除）的軟件開發(fā)過程，具體仿真時序如圖5所示。

圖5　Flash操作時序圖

2.2.2數(shù)據(jù)采集存儲功能的軟件開發(fā)

對于存儲板所需采集的通道而言，按照前面的多級流水線采集存儲示意圖，每16通道共需要3個大小為2 k的FIFO參與數(shù)據(jù)采集、需要7級流水線共計21片的陣列（簡稱存儲板）參與數(shù)據(jù)存儲。下面將給出單組數(shù)據(jù)采集存儲的仿真時序圖如圖6所示。

圖6　數(shù)據(jù)采集存儲仿真時序圖

2.2.3數(shù)據(jù)讀取發(fā)送功能的軟件開發(fā)

對于數(shù)據(jù)讀取發(fā)送功能的軟件開發(fā)，其中數(shù)據(jù)讀取是數(shù)據(jù)存儲的逆過程，將按照先前存儲時標進行依次讀取，數(shù)據(jù)發(fā)送則是按照快速寫入到FPGA的FIFO中后采取塊發(fā)送（64 kB）的方式。

3　上位機軟件設(shè)計

上位機設(shè)計為軟件設(shè)計，采用基于VC6.0的圖形化設(shè)計方法，主要實現(xiàn)以下功能如下：命令發(fā)送功能（上位機軟件可以向采集存儲板發(fā)送采集、暫停、復(fù)位、讀取、退出命令，下位機根據(jù)收到的命令實行相應(yīng)的操作）；數(shù)據(jù)讀取與文件保存功能（上位機在向下位機發(fā)送讀取命令之后，下位機向上位機發(fā)送數(shù)據(jù)。在接收的過程中，數(shù)據(jù)進行實時保存，直至結(jié)束）；數(shù)據(jù)顯示與波形控制功能（上位機可以打開所保存的文件，并對文件內(nèi)容進行曲線顯示，針對所顯示的曲線，可以對曲線進行拖動、選擇、放大、縮小等控制）；文件時序?qū)Ρ确治龉δ埽ㄉ衔粰C軟件可以對2個文件的時序進行比對，并把比對出不同數(shù)據(jù)的時間、數(shù)值進行顯示）。這里重點闡述數(shù)據(jù)顯示和數(shù)據(jù)分析兩個方面，具體如下：

3.1數(shù)據(jù)顯示

同樣利用內(nèi)存映射文件技術(shù)，將文件對象全部或部分映射到創(chuàng)建的文件映射中，通過指向文件映射的指針快速對文件進行訪問。對于波形顯示，不可能同時將幾十個G的數(shù)據(jù)內(nèi)容同時顯示在波形上，這是不切實際的，那么就必須進行分段顯示，由于利用內(nèi)存文件映射技術(shù)，可以快速的從這幾十個G的文件中取到某個時刻要顯示數(shù)據(jù)塊，并將該數(shù)據(jù)塊快速顯示在波形上，根據(jù)實際情況控制好顯示的速度。

3.2數(shù)據(jù)時序分析對比

同時打開2個幀頭相同的文件，顯示的實現(xiàn)辦法還是利用內(nèi)存映射文件進行顯示，在拉動時間進度條時，需要改變內(nèi)存映射的地址。

4　具體應(yīng)用測試

采集存儲系統(tǒng)的使用及其具體的硬件測試電路框圖如圖1所示。整個測試過程如下：PC上位機發(fā)送采集命令中的各種狀態(tài)控制字，下位機解析進行數(shù)據(jù)采集并完成數(shù)據(jù)的上傳，經(jīng)測試，所采集的16通道數(shù)據(jù)滿足產(chǎn)品輸出型號的特征，測試效果如圖7所示。

圖7　數(shù)據(jù)采集界面

5　結(jié)束語

本文在對基于FPGA的數(shù)據(jù)采集存儲系統(tǒng)架構(gòu)進行系統(tǒng)詮釋的基礎(chǔ)上，從最小系統(tǒng)、存儲板以及信號轉(zhuǎn)換板3個方面，對系統(tǒng)的硬件進行設(shè)計與仿真，并基于VC6.0，開發(fā)出與下位機相配套的采集軟件，并對實際待測信號進行了測試驗證，試驗結(jié)果表明待測通道的信號滿足設(shè)計的采集存儲要求，滿足后續(xù)產(chǎn)品應(yīng)用測試的需求。

［1］劉繼武,胡修林,張?zhí)N玉,等.高速大容量存儲通道的設(shè)計［J］.華中科技大學(xué)學(xué)報：自然科學(xué)版,2005,33（11）:30-32.

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Design and implementation of data acquisition and storage system based on FPGA

LI Jin-meng
（State-owned Wuhu Machinery Factory，Wuhu 241007，China）

For the purpose of the product test analysis after collected and recorded the bus data onto the large scale integrated circuits testing.It is adopted software and hardware design method of data acquisition and storage system which based on FPGA.The hardware adopted"Host computer+Slave computer"structures,Slave computer is controlled flash disk arrays of the FPGA directly,Achieve long time data acquisition and storage,The Host computer analysis data through the USB interface after the completion of the acquisition,Through the design and simulation of acquisition system hardware,and developed the software of the control box is.The 16 bus data signals collected by practical data acquisition experiment is effective.

acquisition；storage；Assembly line；FIFO；FPGA

TN06

A

1674－6236（2016）13-0085-03

2015-07-04稿件編號：201507043

李金猛（1981—），男，江蘇建湖人，碩士研究生，工程師。研究方向：電子設(shè)備測控技術(shù)。