肖 劍，陳 月，郭 亮

（長安大學(xué)　電子與控制工程學(xué)院，陜西 西安 710064）

基于HDMI標(biāo)準(zhǔn)的視頻數(shù)據(jù)編解碼器設(shè)計(jì)

肖 劍，陳 月，郭 亮

（長安大學(xué)電子與控制工程學(xué)院，陜西 西安 710064）

介紹了HDMI收發(fā)系統(tǒng)的鏈路結(jié)構(gòu)，研究和分析了HDMI接口標(biāo)準(zhǔn)中視頻數(shù)據(jù)的接收方法和編解碼算法，使用Verilog HDL語言設(shè)計(jì)了視頻數(shù)據(jù)的編解碼電路，選用Modelsim6.5e工具進(jìn)行了仿真驗(yàn)證。仿真實(shí)驗(yàn)的結(jié)果表明，所設(shè)計(jì)的各模塊電路均能夠?qū)σ曨l數(shù)據(jù)進(jìn)行正確的編解碼，滿足HDMI規(guī)范對(duì)視頻數(shù)據(jù)編解碼的要求。

高清晰度多媒體接口；視頻數(shù)據(jù)；編解碼算法；收發(fā)器

近年來，以高清晰多媒體接口（High Definition Multimedia Interface,HDMI）為代表的數(shù)字接口代替?zhèn)鹘y(tǒng)的模擬接口已成為趨勢。HDMI接口實(shí)現(xiàn)了高速無壓縮的視頻和多聲道無損音頻數(shù)據(jù)傳輸，并向后兼容DVI標(biāo)準(zhǔn)。HDMI規(guī)范通過先進(jìn)的編碼算法統(tǒng)一并簡化了用戶終端接線，能夠提供高達(dá)10.2 Gbps的數(shù)字化無損的音視頻信號(hào)傳送。選用最小化傳輸差分信號(hào)（T.M.D.S）技術(shù)，將8位像素?cái)?shù)據(jù)轉(zhuǎn)換為10位像素?cái)?shù)據(jù)進(jìn)行傳輸，實(shí)現(xiàn)了較遠(yuǎn)距離的高清晰度數(shù)字音視頻信號(hào)傳輸和直流平衡的數(shù)據(jù)傳輸［1-4］。但是即使?jié)M足HDMI標(biāo)準(zhǔn)單鏈路數(shù)據(jù)傳輸?shù)囊?，收發(fā)系統(tǒng)中單個(gè)通道的數(shù)據(jù)傳輸速率也高達(dá)1.65 GHz，使得對(duì)高速的視頻數(shù)據(jù)信號(hào)進(jìn)行實(shí)時(shí)的編解碼并滿足HDMI準(zhǔn)則要求成為設(shè)計(jì)難點(diǎn)。

本文介紹了一種實(shí)現(xiàn)HDMI中數(shù)字視頻信號(hào)接收的方法，對(duì)其編解碼算法進(jìn)行了分析與研究。使用硬件描述語言Verilog HDL設(shè)計(jì)完成了滿足HDMI準(zhǔn)則要求的視頻信號(hào)編解碼器,選用Modelsim6.5e工具進(jìn)行了仿真驗(yàn)證，結(jié)果表明了設(shè)計(jì)的合理性，滿足HDMI規(guī)范對(duì)視頻數(shù)據(jù)編解碼的要求。

1　HDMI收發(fā)系統(tǒng)的鏈路結(jié)構(gòu)

HDMI電纜和連接器中共包括4個(gè)差分線對(duì)，它們構(gòu)成了T.M.D.S數(shù)據(jù)通道和T.M.D.S時(shí)鐘通道,用于實(shí)現(xiàn)滿足HDMI標(biāo)準(zhǔn)要求的視頻數(shù)據(jù)、音頻數(shù)據(jù)和輔助數(shù)據(jù)。在3條T.M.D.S數(shù)據(jù)通道中傳輸?shù)氖且曨l編碼、音頻編碼和輔助數(shù)據(jù)。T.M.D.S時(shí)鐘通道傳送以像素時(shí)鐘速率運(yùn)行的T.M.D.S時(shí)鐘,并作為接收端實(shí)現(xiàn)時(shí)鐘數(shù)據(jù)恢復(fù)的參考時(shí)鐘頻率。發(fā)送端視頻編碼過程中，三路數(shù)據(jù)通道中每一路中的8位視頻數(shù)據(jù)通過T.M.D.S編碼轉(zhuǎn)換為10位的直流平衡信號(hào)，以差分信號(hào)的模式串行輸出，每T.M.D.S時(shí)鐘周期傳輸10位數(shù)據(jù)。HDMI鏈路由三路T.M.D.S數(shù)據(jù)通道和一路T.M.D.S時(shí)鐘通道構(gòu)成。T.M.D.S的時(shí)鐘通道的運(yùn)行速率與被傳遞的視頻的像素速率有一定的比例關(guān)系。每一個(gè)T.M.D.S時(shí)鐘通道周期里數(shù)據(jù)通道傳輸10位的字?jǐn)?shù)據(jù)到接收端，接收端在恢復(fù)時(shí)鐘和數(shù)據(jù)的同時(shí)，還要實(shí)現(xiàn)字符的同步和每一位數(shù)據(jù)的相位對(duì)齊傳輸。完整的HDMI編解碼鏈路結(jié)構(gòu)如圖1所示［6］。

HDMI信源端編碼電路的輸入數(shù)據(jù)流一般包含視頻像素?cái)?shù)據(jù)，數(shù)據(jù)封包和控制數(shù)據(jù)。數(shù)據(jù)封包流由音頻數(shù)據(jù)、輔助數(shù)據(jù)和相關(guān)聯(lián)的ECC組成。在每條T.M.D.S通道中，不管是8位的視頻數(shù)據(jù)，4位的音頻數(shù)據(jù)還是2位的控制數(shù)據(jù)，總共這些數(shù)據(jù)在通過眾多不同的方式處理后，最終傳送給T.M.D.S編碼器進(jìn)行編碼。HDMI鏈路操作有3種形式，為視頻數(shù)據(jù)周期、數(shù)據(jù)島周期和控制周期。在視頻數(shù)據(jù)周期中，傳送的是數(shù)據(jù)通道的有效像素。在數(shù)據(jù)島周期中，音頻和輔助數(shù)據(jù)通過利用不同的數(shù)據(jù)包傳遞?？刂浦芷诔霈F(xiàn)在兩個(gè)非控制周期之間。

2　視頻編解碼算法及程序設(shè)計(jì)

2.1視頻編碼算法及程序設(shè)計(jì)

由HDMI編碼規(guī)范要求知，視頻數(shù)據(jù)或控制信號(hào)通過視頻數(shù)據(jù)周期與控制周期相協(xié)調(diào)來共同完成T.M.D.S編碼［4］。當(dāng)使能信號(hào)DE為高電平時(shí)，通過對(duì)視頻數(shù)據(jù)周期的控制，將8位的視頻信號(hào)通過編碼轉(zhuǎn)換為10位信號(hào)輸出；當(dāng)使能信號(hào)DE為低電平時(shí)，通過對(duì)控制周期的控制，2位控制信號(hào)經(jīng)編碼后輸出10位碼元。每條T.M.D.S通道均有兩個(gè)控制信號(hào)介入編碼控制，3條通道總計(jì)6位數(shù)據(jù)，每一條通道的2位數(shù)據(jù)在控制周期被編碼為10位數(shù)據(jù)。視頻編碼過程可以分為兩步來實(shí)現(xiàn)，首先使用同或運(yùn)算或者異或運(yùn)算將8位的視頻信號(hào)編碼為9位的中間信號(hào)，具體選擇同或運(yùn)算還是選擇異或運(yùn)算作為編碼算法，是以輸入的8位視頻數(shù)據(jù)中 “1”的個(gè)數(shù)來作為判斷條件的。當(dāng)輸入的數(shù)據(jù)值中“1”的個(gè)數(shù)大于4或輸入的數(shù)據(jù)值中“1”的個(gè)數(shù)等于4且輸入數(shù)據(jù)的D0位為0時(shí)，選擇同或運(yùn)算的編碼算法；否則，選擇異或運(yùn)算的編碼算法。其中，第一步編碼產(chǎn)生的9位編碼字的D8位用來表示用的是哪一種編碼算法類型，即當(dāng)該過程選用的編碼算法是異或邏輯運(yùn)算時(shí)，編碼輸出的D8位為邏輯高電平“1”；而當(dāng)該過程選用的編碼算法是同或邏輯運(yùn)算時(shí)，則編碼輸出的D8位為邏輯低電平“0”。

圖1　HDMI編解碼鏈路結(jié)構(gòu)

在第二步編碼流程中還包含了控制信號(hào)的編碼，通過寄存器參數(shù)cnt來控制編碼，以保證送出的10位編碼數(shù)據(jù)中的邏輯高電平“1”的個(gè)數(shù)和邏輯低電平“0”的個(gè)數(shù)盡可能相等，從而實(shí)現(xiàn)傳輸信號(hào)的直流平衡。當(dāng)DE為高電平時(shí)，將對(duì)第一步編碼過程中輸出的9位編碼數(shù)據(jù)進(jìn)行下一步的編碼運(yùn)算，最終得到10位的T.M.D.S編碼。當(dāng)DE為低電平時(shí)，將對(duì)控制信號(hào)進(jìn)行編碼運(yùn)算。因此，得出9位到10位編碼電路結(jié)構(gòu)如圖2所示。

圖2　視頻信號(hào)9bit/10bit的編碼電路結(jié)構(gòu)

本模塊的程序設(shè)計(jì)使用Verilog HDL語言，結(jié)合編碼電路結(jié)構(gòu)和算法流程，首先對(duì)各個(gè)接口信號(hào)進(jìn)行了定義，最后得到一路T.M.D.S鏈路的編碼程序encoder.v，通過對(duì)程序進(jìn)行例化得到三路T.M.D.S鏈路的編碼器電路。

2.2視頻解碼算法及程序設(shè)計(jì)

視頻解碼電路的算法流程如圖3所示［7,8］。10位串行數(shù)據(jù)通過HDMI傳輸通道送入接收端后，首先是進(jìn)行串行—并行轉(zhuǎn)換，將串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，10位的并行數(shù)據(jù)通過解碼運(yùn)算后得到恢復(fù)的8位視頻信號(hào)、2位控制信號(hào)和有效視頻使能信號(hào)DE。

圖3　視頻解碼電路的算法流程

HDMI接收端的解碼器能夠?qū)?0位的編碼信號(hào)同時(shí)進(jìn)行解碼。視頻數(shù)據(jù)信號(hào)解碼模塊、控制數(shù)據(jù)信號(hào)解碼模塊和使能數(shù)據(jù)信號(hào)解碼模塊分別輸出的是8位視頻數(shù)據(jù)信號(hào)、2位控制數(shù)據(jù)信號(hào)和1位使能數(shù)據(jù)信號(hào)。解碼輸出的使能數(shù)據(jù)信號(hào)用于有效輸出標(biāo)志，其用來判斷解碼出的信號(hào)類型，當(dāng)使能數(shù)據(jù)信號(hào)解碼結(jié)果為邏輯高電平“1”時(shí)，視頻數(shù)據(jù)信號(hào)解碼模塊的輸出用于解碼電路的有效輸出，否則，控制數(shù)據(jù)信號(hào)解碼模塊的輸出用于解碼電路的有效輸出。

視頻數(shù)據(jù)解碼電路的程序設(shè)計(jì)如圖4所示，Din［9:0］是數(shù)據(jù)輸入的10位解碼信號(hào)。Block1是對(duì)輸入數(shù)據(jù)信號(hào)的Din［7: 0］位取反，在選通數(shù)據(jù)信號(hào)Din［9］的作用下，將Block1輸出的低8位取反數(shù)據(jù)信號(hào)各自送給同或和異或兩個(gè)解碼運(yùn)算模塊，通過運(yùn)算后根據(jù)解碼信號(hào)的Din［8］位的邏輯高低電平，經(jīng)二選一的選擇器，選擇兩個(gè)邏輯運(yùn)算結(jié)果中的一個(gè)作為最后解碼數(shù)據(jù)輸出的8位視頻數(shù)據(jù)信號(hào)Dout［7:0］。Block2是控制數(shù)據(jù)信號(hào)解碼模塊，其解碼數(shù)據(jù)輸出結(jié)果僅有四種情況。Block3是對(duì)使能數(shù)據(jù)信號(hào)DE進(jìn)行解碼運(yùn)算的模塊，當(dāng)解碼電路輸入的10位的待解碼信號(hào)Din［9:0］是視頻數(shù)據(jù)信號(hào)的編碼結(jié)果時(shí)，使能信號(hào)數(shù)據(jù)解碼模塊、控制數(shù)據(jù)信號(hào)解碼模塊和視頻數(shù)據(jù)信號(hào)解碼模塊均會(huì)有解碼信號(hào)輸出。同樣的，當(dāng)控制數(shù)據(jù)信號(hào)解碼模塊的輸入數(shù)據(jù)信號(hào)作為解碼電路輸入時(shí)，視頻數(shù)據(jù)信號(hào)解碼模塊和使能數(shù)據(jù)信號(hào)解碼模塊也有數(shù)據(jù)信號(hào)輸出。即不管是視頻數(shù)據(jù)信號(hào)編碼還是控制數(shù)據(jù)信號(hào)編碼，當(dāng)這10位待解碼信號(hào)作為解碼電路輸入時(shí)，視頻數(shù)據(jù)解碼電路的各模塊均會(huì)有輸出。此時(shí)，視頻數(shù)據(jù)解碼電路選擇最終有效的輸出結(jié)果是視頻數(shù)據(jù)信號(hào)還是控制數(shù)據(jù)信號(hào)，由Block3的解碼輸出結(jié)果DE的邏輯電平狀態(tài)決定，當(dāng)DE為邏輯高電平“1”時(shí),視頻信號(hào)Dout［7:0］為有效的輸出信號(hào)，而當(dāng)DE為邏輯低電平“0”時(shí)，則控制信號(hào)｛C1,C0｝為有效的輸出信號(hào)。

圖4　視頻解碼電路程序設(shè)計(jì)

3　視頻編解碼器的仿真結(jié)果

視頻編碼模塊和解碼模塊分別屬于HDMI發(fā)送端的發(fā)送芯片Transmitter和接收端的接收芯片Receiver，且它們之間也存在并轉(zhuǎn)串電路、驅(qū)動(dòng)電路、T.M.D.S鏈路、字符調(diào)整和多通道同步電路、時(shí)鐘和數(shù)據(jù)恢復(fù)電路、串行轉(zhuǎn)并行電路等一系列功能電路，通過將發(fā)送端的編碼模塊和接收端的解碼模塊直接相連進(jìn)行功能仿真驗(yàn)證。新建top_hdmi.v文件，在此文件中對(duì)encoder和decoder進(jìn)行例化，將各端口互連，編寫為整體仿真提供激勵(lì)信號(hào)的時(shí)序測試文件top_tf.v。連接好的頂層模塊如圖5所示。

圖5　編解碼模塊頂層連接原理

將top_hdmi.v和top_tf.v加入仿真軟件Modelsim6.5e中進(jìn)行編譯仿真，在符合規(guī)范的基礎(chǔ)上，輸入信號(hào)激勵(lì)的描寫應(yīng)盡量窮舉所有的可能性，因此，可以根據(jù)編碼模塊仿真時(shí)所使用的激勵(lì)文件來指定本模塊的激勵(lì)，仿真結(jié)果如圖6所示。從編解碼電路的聯(lián)合仿真結(jié)果可以看出，不管是視頻信號(hào)還是控制信號(hào)，當(dāng)作為編碼電路的輸入信號(hào)時(shí)，若解碼電路輸出的信號(hào)與輸入信號(hào)能夠保持一致，那么就驗(yàn)證了電路設(shè)計(jì)的正確性。

圖6　編解碼器仿真波形

4　結(jié)束語

論文通過對(duì)HDMI接口技術(shù)的研究，設(shè)計(jì)實(shí)現(xiàn)了HDMI視頻信號(hào)的編解碼器算法，并根據(jù)算法進(jìn)行了程序設(shè)計(jì)，編寫完成了Verilog HDL代碼。最后，以Mentor公司的仿真工具M(jìn)odelsim6.5e對(duì)編寫的代碼進(jìn)行了仿真驗(yàn)證，仿真結(jié)果表明了設(shè)計(jì)的正確性與合理性,滿足HDMI規(guī)范對(duì)視頻數(shù)據(jù)編解碼的要求。

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Design of video data codec based on HDMI

XIAO Jian,CHEN Yue,GUO Liang
（Institute of Electronics and Control，Chang'an University，Xi'an 710064,China）

Introduced the link structure of the HDMI transceiver system Briefly，the Codec algorithm of the video data in HDMI protocol is studied and analyzed.The encoding and decoding circuit of video data is designed with Verilog HDL language and verificated by Modelsim6.5e tools.The simulation results show that the tranciever modules can realized the encoding and decoding functions and met the HDMI specification requirements.

HDMI；video data；codec algorithm；transceiver

TN919

A

1674－6236（2016）13-0190-04

2015-07-20稿件編號(hào)：201507144

肖 劍（1975—），男，陜西西安人，副教授。研究方向：控制理論與控制工程。