齊英 鄧杰

【摘要】 由于具有轉(zhuǎn)換時(shí)間快、頻率精度高、頻帶寬等優(yōu)點(diǎn)，DDS 已經(jīng)在宇航、雷達(dá)、通信、電子戰(zhàn)等系統(tǒng)得到廣泛應(yīng)用。然而，隨著高科技領(lǐng)域新的發(fā)展，DDS的各項(xiàng)性能指標(biāo)已不能完全滿足實(shí)際的需要，特別是DDS輸出頻譜雜散較大是其固有的缺陷。如何提高DDS的整體性能指標(biāo)，進(jìn)一步減少占用的寄存器資源，減小系統(tǒng)的復(fù)雜程度，對其雜散進(jìn)行正確分析并有效抑制等成為DDS發(fā)展的重要課題?；诖耍疚膶贔PGA的DDS多路信號源設(shè)計(jì)進(jìn)行了研究，希望能提供一些有益的思考。

【關(guān)鍵詞】 FPGA DDS 多路信號源 設(shè)計(jì)研究

在本設(shè)計(jì)當(dāng)中，F(xiàn)PGA是信號源的主控芯片，多路信號源的設(shè)計(jì)主要是利用DDS技術(shù)來實(shí)現(xiàn)的。此種信號源的優(yōu)勢在于，可以同時(shí)輸出32路模擬信號，輸出波形包括正弦波、三角波、鋸齒波、矩形波四種，輸出頻率的調(diào)節(jié)范圍為1Hz到1.9kHz，輸出的幅值調(diào)節(jié)范圍為正負(fù)2.5V之間，信號幅值的精度最高可達(dá)0.0625%。在存儲(chǔ)測試系統(tǒng)自檢的過程中，此信號源也可以提供模擬信號輸入，通過模擬信號檢測目標(biāo)設(shè)備的工作情況，并測試目標(biāo)設(shè)備的各項(xiàng)性能指標(biāo)。

一、研究擬解決的問題及思路

本設(shè)計(jì)當(dāng)中，需要重點(diǎn)解決的問題有三個(gè)，分別是：算法、模型的建立；優(yōu)化方法和雜散抑制技術(shù)的仿真驗(yàn)證和模型參數(shù)的建立；以及軟件開發(fā)與硬件電路實(shí)現(xiàn)。具體的解決思路為：一是利用DDS技術(shù)的特點(diǎn)和FPGA實(shí)現(xiàn)DDS技術(shù)的原理，理論研究和推導(dǎo)優(yōu)化方法與雜散抑制技術(shù)；二是利用VHDL自頂向下的設(shè)計(jì)思想和Matlab軟件的強(qiáng)大數(shù)學(xué)運(yùn)算功能，對模型進(jìn)行算法研究或數(shù)值分析，對優(yōu)化方法和雜散抑制技術(shù)進(jìn)行仿真驗(yàn)證和模型參數(shù)的建立。三是開發(fā)優(yōu)化方法和雜散抑制技術(shù)的應(yīng)用程序，采用大規(guī)模FPGA和高精度DAC芯片實(shí)現(xiàn)一種高頻譜純度、可數(shù)字?jǐn)U頻的頻率合成器。為此，需要綜合考慮采用6級流水線結(jié)構(gòu)實(shí)現(xiàn)相位累加器的良好設(shè)計(jì)、找出1/8 正弦波形函數(shù)壓縮算法、DDS頻譜分析、構(gòu)造DDS雜散模型和雜散分析、研究DDS雜散抑制技術(shù)、建立高頻譜純度頻率合成器硬件電路和軟件設(shè)計(jì)等，以此將解決問題的思路良好地植入到設(shè)計(jì)方案當(dāng)中。

二、基于FPGA的DDS多路信號源設(shè)計(jì)策略

1.基于FPGA技術(shù)的多路同步信號源的設(shè)計(jì)模型。在一個(gè)FPGA芯片上，構(gòu)建三路DDS信號通道，達(dá)到三路波形的數(shù)字輸出。在輸出數(shù)字信號后，進(jìn)行D/A切換，課達(dá)到三路信號的模擬輸出。三路DDS信號通道的信號輸出頻率值取自相同的累加器輸出的地址值，此外，相位的加法也是基于同一個(gè)累加器輸出的地址值實(shí)現(xiàn)的，這樣做的好處是，基本消除了DDS芯片分立專用帶來的誤差?；贒DS各信號通道參數(shù)所具有的高度一致性，外部連線所導(dǎo)致的誤差也被大大降低，最終達(dá)到良好的相位連續(xù)調(diào)節(jié)效果。

2.基于DDS技術(shù)的多路同步信號輸出的FPGA設(shè)計(jì)方案。與一般DDS工作原理不同，同步多路輸出DDS的工作原理更能滿足實(shí)際應(yīng)用的需求?；趨?shù)一致性和良好的相位可調(diào)性，多個(gè)信號之間存在良好的同步、同頻特征，因而，同步多路輸出DDS的性能優(yōu)越，可以滿足實(shí)際應(yīng)用的需求。對于DDS設(shè)計(jì)的核心部件相位累加器來說，采用32位加法器和32位寄存器級聯(lián)構(gòu)成。在實(shí)際工作中，加法器在上一個(gè)時(shí)鐘作用后產(chǎn)生的相位數(shù)據(jù)被相位累加器反饋到加法器的輸入端，進(jìn)而加法器在下一個(gè)時(shí)鐘作用下仍然和頻率控制字疊加，從而達(dá)到相位累加的效果，直至出現(xiàn)溢出，再重返初始狀態(tài)，完成一個(gè)完整周期的波形輸出。本設(shè)計(jì)中的32位累加器模塊的實(shí)現(xiàn)，采用VHDL語言，具有較高的可操作性和可行性。對于波形存儲(chǔ)器的設(shè)計(jì)來說，波形存儲(chǔ)器的取樣地址即是相位累加器輸出的實(shí)際數(shù)據(jù)，進(jìn)而進(jìn)行波形的相位-幅碼轉(zhuǎn)換，最終在給定的時(shí)間點(diǎn)上，確定輸出的波形的抽樣幅碼，完成流程任務(wù)。這樣的波形存儲(chǔ)器設(shè)計(jì)方式，充分利用了FPGA資源，以10為的ROM作為載體實(shí)現(xiàn)了數(shù)據(jù)的存儲(chǔ)和轉(zhuǎn)換。ROM的獲得是相對容易的，其存儲(chǔ)的數(shù)據(jù)也可由正弦波形數(shù)據(jù)生成的C程序來生成，而要實(shí)現(xiàn)其他波形數(shù)據(jù)的生成，只需對其中的波形表達(dá)式進(jìn)行簡單修改即可。

3.仿真和調(diào)試環(huán)節(jié)。為保證此項(xiàng)設(shè)計(jì)的可行性，仿真與調(diào)試環(huán)節(jié)是必不可少的。通過仿真和調(diào)試環(huán)節(jié)，檢驗(yàn)出生成的仿真數(shù)據(jù)完全正確可靠，并且檢驗(yàn)出得到的同頻和可調(diào)相的三個(gè)正弦波的幅值數(shù)據(jù)序列完全達(dá)到了設(shè)計(jì)的預(yù)期要求。

三、結(jié)束語

本設(shè)計(jì)將FPGA原理和DDS原理進(jìn)行了良好的結(jié)合運(yùn)用，最終實(shí)現(xiàn)了多路信號源的良好的性能，不僅能夠同時(shí)輸出32路模擬信號，而且多路信號在參數(shù)方面具有良好的一致性，解決了許多實(shí)際應(yīng)用中需要克服的問題。此外，在輸出需求需要改變的是時(shí)候，本設(shè)計(jì)只需簡單修改存儲(chǔ)器波形信息的ROM數(shù)據(jù)即可實(shí)現(xiàn)，具有較高的靈活性和實(shí)用性，不需要另行制版。從理論角度來說，本設(shè)計(jì)在應(yīng)用過程中節(jié)省了不少時(shí)間成本，增加了運(yùn)行效益，對于信號源的擴(kuò)展和改進(jìn)來說益處良多。

參 考 文 獻(xiàn)

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