顏 軍 蔣曉華 唐芳福 龔永紅 顏志宇 黃小虎

珠海歐比特控制工程股份有限公司，珠海 519080

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面向宇航應(yīng)用的高性能多核處理器S698PM芯片的設(shè)計

顏 軍 蔣曉華 唐芳福 龔永紅 顏志宇 黃小虎

珠海歐比特控制工程股份有限公司，珠海 519080

綜述了面向宇航應(yīng)用的SPARC架構(gòu)嵌入式處理器芯片的發(fā)展歷程及技術(shù)產(chǎn)品，介紹了新一代SPARC架構(gòu)多核處理器SOC芯片(S698PM芯片)的設(shè)計，闡述了其在性能優(yōu)化和可靠性優(yōu)化方面的設(shè)計方法。S698PM芯片架構(gòu)采用SMP對稱多處理架構(gòu)，配置四核高性能SPARC V8處理器，具備二級緩存控制，數(shù)據(jù)吞吐能力大；芯片具備豐富的片上外設(shè)及宇航總線接口；支持多款嵌入式實時操作系統(tǒng)(EOS)。 關(guān)鍵詞 SPARC V8 處理器；四核SOC處理器；RISC處理器；SMP對稱多處理架構(gòu)；宇航抗輻照芯片；檢錯糾錯(EDAC)；三模冗余(TMR)；總劑量(TID)；單粒子翻轉(zhuǎn)(SEU)；單粒子栓鎖(SEL)

現(xiàn)代宇航的飛速發(fā)展，對航電系統(tǒng)、控制系統(tǒng)、星載計算機、空間站計算機、箭載計算機以及彈載計算機等關(guān)鍵電子系統(tǒng)的處理性能、可靠性、功耗和體積等方面提出了越來越高的要求，采用片上系統(tǒng)集成技術(shù)實現(xiàn)多個核心元器件或核心部件的集成設(shè)計成為宇航工程的關(guān)鍵技術(shù)手段，也是確保型號成功的關(guān)鍵因素[1]。

因行業(yè)的特殊性，以及宇航器件出口許可的敏感性及復(fù)雜規(guī)定，各航天大國對宇航核心器件及部件的國產(chǎn)化率及自主可控尤其注重。綜觀歐美及中國航天對于嵌入式處理器的應(yīng)用發(fā)展，基本是圍繞SPARC架構(gòu)的RISC處理器來架構(gòu)其核心電子系統(tǒng)及計算機系統(tǒng)。

1 SPARC宇航處理器的發(fā)展

歐空局(ESA)1992年采用SPARC 處理器作為其新一代的宇航處理器架構(gòu)，并推出了第一款基于SPARC V7指令集的套片ERC32[2]，1998年ESA又推出了整合ERC32套片之后的單片TSC695[3]。2002年Leon2[4]核發(fā)布；同年ATMEL公司基于LEON2核設(shè)計生產(chǎn)了高可靠宇航級芯片AT697[5]。2004年LEON3核由Gaisler公司發(fā)布。產(chǎn)品方面，瑞典AeroflexGaisler公司基于LEON3核開發(fā)了以GR712RC[6]為代表的宇航芯片。2010年，瑞典AeroflexGaisler公司公布了比LEON3核具有更高性能、更高集成度的LEON4核的設(shè)計思路[7]。LEON4核擬采用先進的“Non-blocking”流水線技術(shù)、指令流緩存器技術(shù)，具有帶指令FIFO的浮點控制器，帶DMA功能的緩存器控制器，128位處理器交互總線以及整型處理和浮點處理并行的雙流水線指令執(zhí)行系統(tǒng)[8]。LEON4是目前SPARC V8處理器的最新版本。

國內(nèi)方面，SPARC架構(gòu)嵌入式處理器和LEON核在2000年左右被引入，如今SPARC架構(gòu)嵌入式處理器已成為中國航天領(lǐng)域的主流處理器。2003年歐比特公司推出了第一款基于LEON2核的處理器S698[9]，之后又于2010年推出了S698-T[10]。2011年推出了基于LEON3核的四核處理器S698P4[11]，2013年[12]歐比特公司自主研制了與LEON4核完全兼容的具有抗幅照性能的多核處理器S698PM成功流片，該芯片是世界上第一款兼容LEON4核的SOC芯片，除具有LEON4核所有的優(yōu)點外，還集成了豐富的片內(nèi)外設(shè)。另外，北京航天自動控制研究所基于LEON2核設(shè)計了PLC型箭載芯片[13]，北京微電子技術(shù)研究所基于LEON2核設(shè)計了BM3803宇航芯片[14],北京控制工程研究所基于LEON3核設(shè)計了SOC2008[15]和SOC2012[16]宇航芯片。

2 S698PM芯片的主要優(yōu)勢

S698PM[17]芯片采用國際先進LEON4內(nèi)核，具有以下特征：

1)高性能：采用對稱多處理器(SMP)架構(gòu)，內(nèi)部集成4個同構(gòu)的高性能處理器核心，核心與核心、核心與外設(shè)之間均通過特定的片內(nèi)總線進行互聯(lián)，以實現(xiàn)高速的數(shù)據(jù)交換；

2)高可靠：采用寬溫物理工藝進行流片。采用三模冗余(TMR)技術(shù)對內(nèi)部所有時序邏輯單元進行了冗余加固，采用檢錯糾錯(EDAC)技術(shù)對內(nèi)部存儲器和外部存儲器接口進行了檢錯糾錯加固的抗輻照加固設(shè)計；

3)高集成度：片內(nèi)集成了豐富的片上外設(shè)，包括GPIO、UART、定時器、中斷控制器、調(diào)試支持單元、存儲器控制器、1553B總線控制器、CAN總線控制器、以太網(wǎng)控制器、SpaceWire總線節(jié)點控制器、CCSDS遙控遙測控制器、USB2.0主控器、SPI主控器和I2C控制器等功能模塊；

4)易使用：片內(nèi)集成在線調(diào)試支持單元(DSU)，可以通過UART、以太網(wǎng)或JTAG等接口直接連接DSU來訪問芯片的寄存器、存儲器和外設(shè)，方便進行軟、硬件調(diào)試和開發(fā)。另外芯片支持eCOS,VxWorks及Linux等嵌入式操作系統(tǒng)，可方便地實現(xiàn)高性能多核并行處理系統(tǒng)的設(shè)計。

圖1 S698PM芯片的結(jié)構(gòu)框圖

3 性能優(yōu)化設(shè)計

本節(jié)將從芯片的片上總線設(shè)計、二級緩存設(shè)計等方面入手，闡述S698PM芯片獲得高性能的設(shè)計方法和途徑。

3.1 片上總線的設(shè)計

第一款SPARC V8四核并行處理器SOC芯片S698-P4由于內(nèi)部4個處理器核心以及片內(nèi)高速外設(shè)都通過一條32位帶寬的AHB總線互聯(lián)，結(jié)果造成了總線沖突和總線競爭的現(xiàn)象頻發(fā)，極大地限制了S698P4芯片處理性能的提高。因此在設(shè)計S698PM時，對片內(nèi)總線進行了重新設(shè)計(如圖2所示)：

1)4個處理器核心通過一條128位帶寬的AHB總線(簡稱AHB128)進行互聯(lián)；

2)采用一條32位帶寬的AHB總線(簡稱AHB32)作為片內(nèi)高速外設(shè)的互聯(lián)總線；

3)采用一條32位帶寬的APB總線(簡稱APB32)作為片內(nèi)低速外設(shè)的互聯(lián)總線；

4)AHB128，AHB32以及APB32均具有各自的總線控制器，控制和仲裁總線的訪問操作；

5)AHB128總線與AHB32總線間通過AHB128/AHB32橋接器交換數(shù)據(jù)；

6)AHB32總線與APB32總線間通過AHB32/APB32橋接器交換數(shù)據(jù)。

圖2 S698PM芯片的片內(nèi)總線連接示意圖

從圖2可以看出，AHB128總線的主設(shè)備為4個處理器核心，從設(shè)備為AHB128/AHB32橋接器。AHB32總線的主設(shè)備為AHB128/AHB32橋接器，從設(shè)備為AHB32/APB32橋接器以及各片內(nèi)高速外設(shè)(如以太網(wǎng)控制器、SpaceWire總線節(jié)點控制器和JTAG控制器等)。APB32總線的主設(shè)備為AHB32/APB32橋接器，從設(shè)備為各片內(nèi)低速外設(shè)(如GPIO、UART、中斷控制器和SPI主控器等)。采用上述設(shè)計方法提高了數(shù)據(jù)吞吐效率，從而提高了芯片的整體處理能力。

3.2 二級緩存設(shè)計

由于S698-P4處理器核心的一級緩存容量有限，使得處理器在計算過程中需要頻繁地訪問外部存儲器，從而導(dǎo)致整個芯片的效率較低。為了規(guī)避此類問題，在S698PM芯片中加入了512KB的二級緩存(L2 Cache)。二級緩存位于外部存儲器控制器與CPU互聯(lián)總線AHB128之間(如圖3所示)。AHB128總線是二級緩存的主機，二級緩存是外存儲器控制器的主機。這種設(shè)計提高了處理器核心訪問外部存儲器的效率，進而提高了處理器的性能。S698PM芯片二級緩存的用戶可用容量為512KB，但由于二級緩存需要支持EDAC功能，故其物理容量為512KB+128KB，其中128KB為EDAC校驗碼存放區(qū)，其對用戶透明。

圖3 S698PM L2 Cache的位置及連接關(guān)系示意圖

由于引入了二級緩存，S698PM芯片處理器核心對存儲器的訪問將有所不同，下面就以讀數(shù)操作為例，描述處理器核心發(fā)起的讀存儲器數(shù)據(jù)的過程(如圖4所示)，寫數(shù)操作與此類似，在此不做贅述。

圖4 S698PM芯片二級Cache操作流程圖

4 可靠性優(yōu)化設(shè)計

S698PM芯片的目標應(yīng)用領(lǐng)域是航空航天電子系統(tǒng)，因此要求S698PM芯片除了具有軍用集成電路的可靠性指標外，還要具有一定的抗輻照能力，本節(jié)主要對S698PM芯片抗輻照加固設(shè)計進行闡述。

4.1 時序邏輯的抗輻照加固設(shè)計

在太空環(huán)境中，集成電路中的時序邏輯電路(主要指各類型的觸發(fā)器Flip-Flop)可能受到高能粒子或射線的沖擊，導(dǎo)致狀態(tài)翻轉(zhuǎn)，進而可能引起系統(tǒng)的誤操作，造成嚴重后果，因此，需要對集成電路中的時序邏輯電路進行抗輻照加固設(shè)計[18]。另外，集成電路中的組合邏輯電路不具有狀態(tài)記憶或狀態(tài)保持功能，即使發(fā)生瞬間翻轉(zhuǎn)，也會瞬時被輸入狀態(tài)刷新恢復(fù)，不會傳遞到下一級電路，即不會引起錯誤的傳遞，因此,不考慮對此類型電路進行抗輻照加固。

采用“三模冗余”(即TMR)[19]的方法對S698PM芯片中的時序各類型觸發(fā)器進行加固，其原理如圖5所示，而基本思路就是用電路b替換電路a(即用“3個同類型的觸發(fā)器+3取2表決電路”替換1個原來的觸發(fā)器)，達到加固效果。從電路功能層面分析，電路a和電路b的真值表是等同的，故可以用電路b替換電路a。

對于電路a來說，如果在某一時刻，觸發(fā)器被強射線擊中，致使其輸出Y發(fā)生錯誤翻轉(zhuǎn)，而且該錯誤翻轉(zhuǎn)狀態(tài)至少會保持1個時鐘周期，并且此錯誤翻轉(zhuǎn)還會傳遞到下一級電路，引起不可預(yù)計的后果。

在圖5中，電路c為“3選2表決電路”，其邏輯表達式如式(1)：

Y=Y1*Y2+Y2*Y3+Y1*Y3

(1)

電路c是一個純粹的組合邏輯電路，其包含4個標準單元(Standard Cell)，即3個二輸入與邏輯單元和1個三輸入或邏輯單元。但在S698PM芯片中，為了減少“3選2表決電路”帶來附加延時，設(shè)計了另外一款“3選2表決電路”(如圖6所示)，該電路由2個標準單元AOI2X3以及OAI2X3組成，其中AOI2X3邏輯表達式如式(2)所示，OAI2X3邏輯表達式如式(3)：

D=A*B+C

(2)

D=(A+B)*C

(3)

根據(jù)圖6所示的連接關(guān)系以及式(2)和(3)的邏輯關(guān)系，可以得出S698PM芯片的“3選2表決電路”的邏輯表達式，具體如式(4)：

Y=Y1*Y2+Y2*Y3+Y1*Y3

(4)

圖5 觸發(fā)器三模冗余加固原理示意圖

圖6 S698PM“3選2表決電路”原理示意圖

顯而易見，式(4)與(1)完全一致，這說明圖6所示的“3選2表決電路”與圖5所示的“3選2表決電路”功能完全相同，但是前者只包含2個標準單元，布局布線后其電路面積、功耗以及延時等性能均優(yōu)于后者。

4.2 存儲器的抗輻照加固設(shè)計

在太空環(huán)境中，電子系統(tǒng)的存儲器(如數(shù)據(jù)存儲器RAM、程序存儲器ROM以及片上緩存Cache等)中的存數(shù)單元(bit)也可能被高能粒子或射線打翻，發(fā)生單粒子翻轉(zhuǎn)(SEU)事故。為了規(guī)避此類事故，需對系統(tǒng)的存儲器的抗輻照加固。

S698PM芯片采用了檢錯糾錯(EDAC)的方法來實現(xiàn)對片內(nèi)存儲器(如一級緩存、二級緩存等)以及外部存儲器的抗輻照加固，其基本思路是：

1)在原存儲器主機(如一級緩存控制器、二級緩存控制器、外部存儲器控制器等)的后一級增加EDAC模塊，使得系統(tǒng)具有自動產(chǎn)生校驗碼、自動檢錯、自動糾錯和自動報告錯誤狀態(tài)等功能；

2)對存儲器進行擴展，在原有數(shù)據(jù)存儲器基礎(chǔ)上增加校驗碼存儲器，校驗碼存儲器與原有數(shù)據(jù)存儲器共用地址、讀有效、寫有效以及片選信號，而且二者的存儲器類型、操作時序以及地址深度需保持一致。

S698PM芯片對存儲器的抗輻照加固設(shè)計的目標是“糾一檢二”，即若“數(shù)據(jù)+校驗碼”發(fā)生一位錯誤，S698PM芯片將自動進行糾正；若“數(shù)據(jù)段+校驗碼段”發(fā)生兩位或兩位以上的錯誤，S698PM芯片將無法對其進行糾正，但要將錯誤狀態(tài)以及該錯誤發(fā)生的地址報告給處理器核心。

圖7 S698PM存儲器檢錯糾錯設(shè)計原理示意圖

由圖7可知，S698PM芯片中存儲器檢錯糾錯模塊(簡稱EDAC模塊)上包含“校驗碼生成”和“檢錯糾錯”2個子模塊，二者采用的算法都是漢明碼(Hamming Code)算法。

5 結(jié)束語

綜上所述，S698PM是一款高可靠、高性能和高集成度的SPARC V8 SMP架構(gòu)多核SOC芯片，其片上外設(shè)資源豐富，支持嵌入式操作系統(tǒng)，包括：VxWorks，Linux，RTEMS，eCos等,可廣泛應(yīng)用于航空、航天領(lǐng)域，特別適合于需兼顧大量運算和復(fù)雜控制的宇航電子系統(tǒng)。測試結(jié)果表明當主頻配置到500MHz時，芯片峰值處理能力(扣除系統(tǒng)開銷因素)可達1652 DMIPS/1015MFLOPS。在可靠性設(shè)計方面，其總劑量(TID) 優(yōu)于300Krad(Si)，單粒子翻轉(zhuǎn)(SEU)優(yōu)于1E-5錯誤/器件/天，單粒子栓鎖(SEL)優(yōu)于99.8MeV.cm2/mg。因此，在核心宇航元器件的自主、可控、高性能國產(chǎn)化方面，S698PM處理器能夠為我國航空航天電子系統(tǒng)提供技術(shù)及產(chǎn)品保障。

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Design of High-performance Multi-core S698PM for Space Applications

Yan Jun，Jiang Xiaohua，Tang Fangfu，Gong Yonghong, Yan Zhiyu, Huang Xiaohu

Zhuhai Orbita Control Engineering Co.,Ltd., Zhuhai 519080, China

ThedevelopmentofSPARCarchitectureembeddedprocessorsforaerospaceapplicationsissummarized.Thedesignofanewgenerationofhighperformanceandradiation-hardenedSPARCmulti-coreprocessorSOCchip(S698PM)ispresentedwiththedescriptionofthedesigntechniquesofSOCperformanceandreliabilityoptimization.TheS698PMprocessorisdesignedinSMPsymmetricmultiprocessorarchitecturewithquad-corehighperformanceV8 SPARCprocessorsrunningona128-bithighspeedbus.Itisconfiguredwithtwo-levelcachemechanismwhichenablestheprocessortoachieveamuchhigherdatathroughputcapacity.TheS698PMprocessorhasfeaturesofsuperiorreliabilitydesignandavarietyofembeddedreal-timeoperatingsystems(EOS)isfullysupported.Duetoarichsetofon-chipperipheralsandextensiveaerospacebusinterfacesdesigned,theS698PMprocessorisaidealdesignforaerospaceorientedapplications.

SPARC V8；Quad-coreSoC；RISC; SMParchitecture；Rad-hardenedprocessor； EDAC；TMR； SEU；TID； SEL

2016-06-23

顏 軍(1962-)，男，山東人，博士，主要研究方向為智能控制、模糊控制、高可靠嵌入式控制器及SOC芯片的設(shè)計及產(chǎn)業(yè)化;蔣曉華(1978-)，男，湖南人，碩士，高級工程師，主要研究方向為計算機智能控制、多核架構(gòu)芯片設(shè)計;唐芳福(1978-)，男，湖南人，工程師，主要研究方向為系統(tǒng)集成設(shè)計、高可靠SOC設(shè)計;龔永紅(1977-)，男，湖北人，工程師，主要研究方向為嵌入式操作系統(tǒng);顏志宇(1984-)，男，山東人，工程師，主要研究方向為多核芯片應(yīng)用;黃小虎(1967-)，男，山東人，工程師，主要研究方向為多核芯片應(yīng)用。

TP332

A

1006-3242(2016)04-0089-06