杜念通, 周　斌

(清華大學(xué) 精密儀器系，北京 100084)

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一種基于TDC的相對(duì)頻差測(cè)量方法*

杜念通, 周斌

(清華大學(xué) 精密儀器系，北京 100084)

摘要:提出了一種基于時(shí)間/數(shù)字轉(zhuǎn)換器(TDC)的頻率差測(cè)量方法。該方法使用延遲鏈和參考時(shí)鐘結(jié)合的TDC直接數(shù)字量化頻率差。測(cè)量系統(tǒng)與非線性標(biāo)定模塊均在現(xiàn)場(chǎng)可編程門陣列(FPGA)中實(shí)現(xiàn)。為了對(duì)頻率差檢測(cè)精度進(jìn)行評(píng)估，使用振蕩器作為仿真輸入信號(hào)進(jìn)行了實(shí)驗(yàn)。結(jié)果顯示：所提出的測(cè)量方法對(duì)Δf/f的測(cè)量噪聲可以達(dá)到。在實(shí)驗(yàn)結(jié)果的基礎(chǔ)上，對(duì)測(cè)量噪聲的來源進(jìn)行了分析。

關(guān)鍵詞：時(shí)間/數(shù)字轉(zhuǎn)換器； 頻率差； 頻率差測(cè)量； 現(xiàn)場(chǎng)可編程門陣列

0引言

在很多控制或數(shù)字化處理的場(chǎng)合，經(jīng)常要求測(cè)量?jī)蓚€(gè)交變信號(hào)頻率的瞬時(shí)相對(duì)變化量,例如:對(duì)于諧振式微光學(xué)陀螺，通過檢測(cè)頻率差來獲得陀螺的轉(zhuǎn)動(dòng)角速度；石英諧振式加速度輸出的振動(dòng)頻率變化量反映加速度的大小。針對(duì)不同應(yīng)用背景，有多種頻率/頻率差檢測(cè)方法,例如：脈沖計(jì)數(shù)法、相位關(guān)系法、頻率調(diào)制法、基于數(shù)字信號(hào)處理的方法等[1]。

脈沖計(jì)數(shù)的方法其精度受限于計(jì)數(shù)時(shí)鐘的速度，存在±1計(jì)數(shù)誤差[2]；相位關(guān)系法本質(zhì)上是一種將頻率差進(jìn)行積分的方法，以減小帶寬為代價(jià)提高了精度；頻率調(diào)制法主要使用頻率/電壓轉(zhuǎn)換電路，將頻率差調(diào)制為電壓信號(hào)，之后依靠AD等后端完成測(cè)量，需要復(fù)雜的模擬電路設(shè)計(jì)；而基于數(shù)字信號(hào)處理的方法只適用于低頻的正弦或三角波等信號(hào)。

本文提出了一種基于時(shí)間/數(shù)字轉(zhuǎn)換器(time-to-digital converter,TDC)的對(duì)頻率差進(jìn)行精確測(cè)量的方法。這種方法本質(zhì)上是一種脈沖計(jì)數(shù)的內(nèi)插方法，利用TDC技術(shù)消除計(jì)數(shù)誤差。同時(shí)這種方法直接將頻率差轉(zhuǎn)換為數(shù)字量，避免了引入復(fù)雜的模擬電路和額外的噪聲。與傳統(tǒng)的頻率差檢測(cè)方法相比，基于TDC的方法在提高測(cè)量精度的同時(shí)仍能夠保持很好的帶寬。

1基于TDC的相對(duì)頻差測(cè)量方法

1.1TDC原理

TDC是一種將時(shí)間量轉(zhuǎn)換成數(shù)字量的電路，例如:輸入信號(hào)為兩個(gè)脈沖信號(hào)，分別以其上升沿跳變時(shí)刻作為待測(cè)時(shí)間開始和結(jié)束的標(biāo)志，其時(shí)間差為T。TDC將T轉(zhuǎn)換為數(shù)字量T′，其原理如圖1所示。

圖1　TDC原理示意圖Fig 1　Principle diagram of TDC

TDC的精度是不確定度、噪聲、非線性、分辨率等的綜合結(jié)果[3]，是最關(guān)心的參數(shù)。此外,測(cè)量時(shí)間也很重要，它影響系統(tǒng)的響應(yīng)速度和帶寬。TDC通常采用全定制專用集成電路(ASIC)或者現(xiàn)場(chǎng)可編程邏輯陣列(FGPA)來實(shí)現(xiàn)，通過時(shí)鐘倍頻、延遲鏈、游標(biāo)時(shí)鐘、時(shí)間放大等方法可以獲得ps量級(jí)甚至更高的精度。本文使用Xilinx Artix—7 FPGA搭建TDC。FPGA中實(shí)現(xiàn)TDC主要采用計(jì)數(shù)時(shí)鐘搭配抽頭延遲鏈的方法。計(jì)數(shù)器得到的“粗時(shí)間”信息，結(jié)合延遲鏈給出的“細(xì)時(shí)間”信息得到最終結(jié)果,如圖2所示。

圖2　時(shí)鐘與延遲鏈結(jié)合方案Fig 2　Scheme of delay chain combined with clock

計(jì)時(shí)開始時(shí)刻與時(shí)鐘同步，至信號(hào)跳變(結(jié)束)時(shí)刻的時(shí)間為T，計(jì)數(shù)時(shí)鐘給出的時(shí)間為Tc=CT0，其中,C為計(jì)數(shù)值，T0為時(shí)鐘的周期。計(jì)數(shù)時(shí)鐘給出的結(jié)果與真實(shí)時(shí)間的差值為t，這個(gè)時(shí)間由延遲鏈來測(cè)量。圖3為其結(jié)構(gòu)和原理示意圖，延遲鏈利用信號(hào)在邏輯單元中的傳播延時(shí)來進(jìn)行ps級(jí)別精度的時(shí)間測(cè)量[4]。

圖3　延遲鏈Fig 3　Delay chain

信號(hào)進(jìn)入延遲鏈之后，經(jīng)過串聯(lián)的延遲單元傳輸。如果各單元的延遲時(shí)間t也是已知的，在同一時(shí)刻采集各個(gè)延遲單元間的抽頭輸出，即可知道信號(hào)跳變的時(shí)刻和采集時(shí)刻之間的時(shí)間差t。例如:圖 3中抽頭延遲輸出為11100，于是有：2t

T=Tc-t′=CT0-t′.

(1)

其中,t′為延遲鏈給出的時(shí)間。

延遲鏈的實(shí)際應(yīng)用中，由于FGPA結(jié)構(gòu)和制造工藝的影響，每個(gè)延遲單元的延遲均不同，可以使用基于碼密度的方法測(cè)量出每個(gè)傳輸單元的延遲。最終延遲鏈輸出與實(shí)際時(shí)間對(duì)應(yīng)結(jié)果如圖 4：平均延遲時(shí)間為16.02 ps；微分非線性為[-1.0,2.51]LSB，積分非線性為[0.0,4.79]LSE。經(jīng)實(shí)驗(yàn)測(cè)試，所搭建的TDC對(duì)時(shí)間測(cè)量的不確定度(標(biāo)準(zhǔn)差)為32.2 ps。

延遲鏈?zhǔn)絋DC的轉(zhuǎn)換速度非?？欤瑤缀踉谛盘?hào)跳變時(shí)就完成了時(shí)間的測(cè)量。本文為使用的計(jì)數(shù)時(shí)鐘頻率為400MHz，使用高穩(wěn)晶振來提供?？紤]到對(duì)觸發(fā)器等邏輯單元的復(fù)位的過程，TDC的最高的測(cè)量頻率等于計(jì)數(shù)時(shí)鐘頻率的50 %，即fmax=200 MHz。

圖4　各單元延遲時(shí)間Fig 4　Delay time of each unit

1.2相對(duì)頻率差測(cè)量方法

(2)

代入

(3)

得到

(4)

相對(duì)頻差測(cè)量系統(tǒng)框圖如圖 5所示。

圖5　系統(tǒng)框圖Fig 5　Block diagram of system

2實(shí)驗(yàn)驗(yàn)證

為了驗(yàn)證使用TDC測(cè)量頻率差的可行性，評(píng)估其測(cè)量噪聲，在實(shí)驗(yàn)室中搭建了系統(tǒng)的測(cè)試電路。采用兩個(gè)高穩(wěn)振蕩器的輸出作為待測(cè)信號(hào)，收集1s的數(shù)據(jù)。兩路信號(hào)頻率分別為f1=10.0MHz,f2=9.9MHz。理論上相對(duì)頻差k為

k=Δf/f=0.1.

(5)

2.1測(cè)試結(jié)果

圖6　周期測(cè)量結(jié)果時(shí)域與頻域圖Fig 6　Time-domain and frequency domain diagrams ofperiodic measurement result

按照式(4)計(jì)算Δf/f，其時(shí)域與頻域圖像如圖7所示。

圖7　測(cè)量結(jié)果時(shí)域與頻域圖Fig 7　Time-domain and frequency domain diagramsof measurement result

Δf/f的測(cè)量平均值為0.100 0，標(biāo)準(zhǔn)差為4×10-4?？梢钥吹接?jì)算結(jié)果的噪聲在全頻率范圍內(nèi)保持比較平均的水平。噪聲的幅值可以折合為

2.2噪聲分析

根據(jù)式(1)，頻率測(cè)量的主要的噪聲來源有兩個(gè)：延遲鏈量化誤差和時(shí)基(計(jì)數(shù)時(shí)鐘)頻率偏移帶來的誤差。

延遲鏈量化誤差：延遲鏈對(duì)時(shí)間的量化誤差會(huì)帶來量化噪聲，可分為分辨率與非線性兩個(gè)方面,分辨率取決于延遲單元的平均延時(shí)大??；而非線性來自兩個(gè)方面：

1)延時(shí)單元非線性：FPGA結(jié)構(gòu)中，若干邏輯單元被組織成邏輯單元塊，若干邏輯單元塊又被組織成時(shí)鐘區(qū)域。從圖 4可以看出延遲鏈各單元延遲不一致，造成了非線性。

2)時(shí)鐘傳輸時(shí)間：在理想情況下，TDC的采樣時(shí)鐘信號(hào)應(yīng)該同時(shí)到達(dá)延遲鏈的鎖存器。但時(shí)鐘信號(hào)到達(dá)各邏輯單元塊的時(shí)間有差異[5],這個(gè)也會(huì)直接造成延遲線輸出的非線性。

時(shí)基誤差：TDC系統(tǒng)使用晶振輸出信號(hào)作為計(jì)數(shù)時(shí)鐘，其抖動(dòng)(相位噪聲)會(huì)直接影響測(cè)量的結(jié)果。相位噪聲具體表現(xiàn)為輸出信號(hào)的頻率圍繞均值的緩慢漂移[6]，能量集中在低頻部分。圖 6中低頻部分，類似于1/f形式的噪聲就是晶振的相位噪聲影響的結(jié)果。不過，在圖 7中，可以看到1/f形式噪聲已經(jīng)消失，這是由于參考時(shí)鐘的相位噪聲對(duì)兩個(gè)通道的影響是相同的，在計(jì)算Δf/f的過程中被抵消掉了。

3結(jié)論

參考文獻(xiàn):

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A relative frequency difference detection method based on TDC*

DU Nian-tong, ZHOU Bin

(Department of Precision Instrument,Tsinghua University,Beijing 100084,China)

Abstract:A novel method for relative frequency difference detection based on time-to-digital converter(TDC)is proposed.A TDC with a structure of delay chain combined with reference clock is used to directly digitize the frequency difference value of the signal under test.The measurement system and nonlinear calibration module are implemented on field-programmable gate array(FPGA).To evaluate detection precision of frequency difference,oscillator is used as simulation signals to conduct the experiment.Result shows that the proposed measurement method can reach measurement noise to Δf/f.The measurement noise sources are analyzed,on the basis of experimental result.

Key words:time-to-digital converter(TDC); frequency difference; frequency difference detection; field programmable gate array(FPGA)

DOI:10.13873/J.1000—9787(2016)02—0140—03

收稿日期：2015—05—07

*基金項(xiàng)目：總裝慣性技術(shù)預(yù)研項(xiàng)目(51309010301)

中圖分類號(hào)：TM 935.1

文獻(xiàn)標(biāo)識(shí)碼：A

文章編號(hào)：1000—9787(2016)02—0140—03

作者簡(jiǎn)介:

杜念通(1989-),男，河南?？h人，碩士研究生，從事振動(dòng)陀螺測(cè)試方法研究。

周斌，通訊作者，E—mail：zhoubin98@tsinghua.org.cn。