潘乙銘 周克蘭

摘要：計(jì)算機(jī)技術(shù)的飛速發(fā)展帶動了電子技術(shù)的發(fā)展更新，也推進(jìn)了EDA技術(shù)的發(fā)展。EDA技術(shù)為電子產(chǎn)品研發(fā)中的一種重要技術(shù)手段，此技術(shù)內(nèi)容豐富，涉及范圍廣泛，可對電子產(chǎn)品實(shí)現(xiàn)自動化設(shè)計(jì)，最大限度提高電子系統(tǒng)設(shè)計(jì)效率，實(shí)現(xiàn)電子線路在設(shè)計(jì)上的長遠(yuǎn)發(fā)展。本文在對EDA 技術(shù)特征進(jìn)行簡單介紹基礎(chǔ)上，對電子產(chǎn)品線路設(shè)計(jì)中EDA 技術(shù)的設(shè)計(jì)流程及設(shè)計(jì)步驟進(jìn)行論述，并通過電子線路設(shè)計(jì)實(shí)例，以PSPICE仿真軟件對EDA技術(shù)應(yīng)用效果進(jìn)行分析。

關(guān)鍵詞：電子產(chǎn)品 線路設(shè)計(jì) EDA 技術(shù)

中圖分類號：TN702 文獻(xiàn)標(biāo)識碼：A 文章編號：1007-9416（2016）07-0140-01

1 EDA技術(shù)特征

EDA（Elechonice Des5p AM·toM60n）技術(shù)為電子設(shè)計(jì)自動化英文縮寫，為PLD（可編程邏輯器件）這一規(guī)模巨大電子設(shè)計(jì)載體下，通過HDL（硬件描述語言）對于系統(tǒng)所進(jìn)行的一種邏輯描述及表達(dá)[1]。在EDA技術(shù)相關(guān)工具軟件下，依托功能強(qiáng)大計(jì)算機(jī)系統(tǒng)，利用EDA技術(shù)對系統(tǒng)邏輯進(jìn)行描述，就能夠?qū)崿F(xiàn)電子系統(tǒng)自動化設(shè)計(jì)?？梢哉fEDA技術(shù)下，設(shè)計(jì)人員能在最短設(shè)計(jì)周期中快速高效完成電子產(chǎn)品設(shè)計(jì)任務(wù)，設(shè)計(jì)投入成本大大減少。

對EDA技術(shù)特征進(jìn)行分析，此技術(shù)最特別的是電子設(shè)計(jì)流程不是自下而上設(shè)計(jì)，而是自上而下設(shè)計(jì)。在設(shè)計(jì)上EDA技術(shù)自電子系統(tǒng)的設(shè)計(jì)整體思路出發(fā)，設(shè)計(jì)前規(guī)劃好系統(tǒng)各個(gè)部分間結(jié)構(gòu)，并在綜合優(yōu)化方法下將所有相關(guān)工作完成，隨后通過EDA技術(shù)幫用戶對系統(tǒng)內(nèi)的任意硬件功能實(shí)現(xiàn)描述，描述后在CPLD（復(fù)雜可編程的邏輯器件或者是FPGA（現(xiàn)場可編程的門陣列對電子系統(tǒng)設(shè)計(jì)結(jié)構(gòu)進(jìn)行最終實(shí)現(xiàn)[2]。從這個(gè)特征分析，EDA技術(shù)將傳統(tǒng)電子設(shè)計(jì)技術(shù)弊端有效解決，電子系統(tǒng)實(shí)際應(yīng)用過程中故障出現(xiàn)幾率大大減少，設(shè)計(jì)效率實(shí)現(xiàn)了大幅提升。

2 電子線路設(shè)計(jì)中EDA 技術(shù)的應(yīng)用

電子線路設(shè)計(jì)中EDA設(shè)計(jì)應(yīng)按照“自上而下”設(shè)計(jì)流程一步步進(jìn)行，主要的設(shè)計(jì)步驟如下所示：

（1）對電子系統(tǒng)進(jìn)行“自上而下”的劃分。

（2）進(jìn)行VHDL代碼輸入，此種輸入方式為高層次電子設(shè)計(jì)中一種最普遍方式。

（3）將電子系統(tǒng)的輸入代碼用標(biāo)準(zhǔn)VHDL文件進(jìn)行編譯。對于大型電子設(shè)計(jì)來講，編譯中還要對代碼級功能進(jìn)行仿真，對系統(tǒng)功能設(shè)計(jì)正確與否進(jìn)行檢驗(yàn)，避免設(shè)計(jì)中出現(xiàn)重復(fù)設(shè)計(jì)。

（4）對VHDL源代碼在仿真器下進(jìn)行優(yōu)化處理，處理后生成門級描述性質(zhì)的網(wǎng)表文件，此為硬件電路轉(zhuǎn)化的一個(gè)關(guān)鍵步驟。綜合優(yōu)化處理之后，就能夠在適配前通過網(wǎng)表文件進(jìn)行時(shí)序仿真。

（5）優(yōu)化后的網(wǎng)表文件通過適配器件對其中的具體目標(biāo)器件邏輯映射，操作過程主要有：底層器件的配置，目標(biāo)器件邏輯分割及優(yōu)化，目標(biāo)器件的布局布線。完成適配之后，會產(chǎn)生適配報(bào)告、適配仿真模型及器件的編程文件[3]。通過適配報(bào)告對芯片中資源的利用狀況及布爾方程進(jìn)行描述，通過仿真模型能對適配后時(shí)序進(jìn)行有效仿真，對芯片未來性能進(jìn)行精準(zhǔn)預(yù)測。

（6）適配后將器件的編程文件利用編程器下載至CPLD/FPGA這一目標(biāo)芯片中。如電子產(chǎn)品屬于大批量的開發(fā)，可以通過廠家綜合庫更換通過ASIC語言來進(jìn)行實(shí)現(xiàn)。

3 電子線路設(shè)計(jì)中EDA技術(shù)應(yīng)用實(shí)例

在電子線路設(shè)計(jì)中，EDA技術(shù)軟件最常用的有 Spice/Pspice、Oread、Mmicad、Multisim、SystemView等[4]。下面基于PSPICE軟件對電子線路設(shè)計(jì)中EDA技術(shù)應(yīng)用進(jìn)行實(shí)例分析。

3.1 PSPICE軟件特點(diǎn)

PSPICE軟件為基于PSPICE的電路仿真軟件及工具，這種軟件下不僅能夠進(jìn)行文本輸入，同時(shí)還能夠進(jìn)行圖形輸入，元器件庫龐大，參數(shù)模型多樣，測試儀表種類齊全。一般PSPICE軟件擁有如下分析功能：①對線路內(nèi)的直流工作點(diǎn)進(jìn)行分析；②進(jìn)行瞬態(tài)分析，對選定節(jié)點(diǎn)在顯示周期內(nèi)各個(gè)時(shí)刻電壓波形進(jìn)行整體分析；③進(jìn)行傅里葉分析，對某個(gè)時(shí)域下信號分量（諧波分量、基頻分量、直流分量）進(jìn)行分析；④對交流小信號進(jìn)行分析，主要對信號頻域、電路噪聲進(jìn)行分析，對信號失真進(jìn)行分析；⑤對線路進(jìn)行參數(shù)掃描、函數(shù)傳遞，對直流、交流下的靈感度進(jìn)行分析等等。

3.2 電子線路PSPICE仿真實(shí)例

對BJT 互阻放大電路進(jìn)行仿真分析，相關(guān)參數(shù)如下：BJT型號： NPN型2N3904硅管，β取160。電路相關(guān)參數(shù)取值為：Vcc=12 V，Rf=10 k，RL=100Ω，Rc=500Ω。對電路內(nèi)Q點(diǎn)（靜態(tài)工作點(diǎn)）基本狀況進(jìn)行分析，隨后對電路內(nèi)Rf（反饋電阻）值自5kΩ至 50kΩ間變化情況進(jìn)行分析，對電路工作的環(huán)境溫度自-30℃—50℃間，Ic（集電極電流）數(shù)值變化的情況進(jìn)行分析。

利用PSPICE軟件內(nèi)的[Schematics]進(jìn)入主窗口，繪制出電路的相應(yīng)原理圖，并利用Analysis＼Setup內(nèi)的Bias Point Detail對數(shù)值進(jìn)行分析，并將分析結(jié)果傳輸?shù)捷敵鑫募?，得到如?所示的仿真結(jié)果。通過此結(jié)果能獲得Q點(diǎn)工作中的基本狀況。

通過分析能夠看到EDA 技術(shù)設(shè)計(jì)能力準(zhǔn)確高速，可讓高精端線路性能得到良好保障，是現(xiàn)代電子線路設(shè)計(jì)中的一個(gè)關(guān)鍵技術(shù)，在電子產(chǎn)品線路設(shè)計(jì)中應(yīng)用廣泛。

參考文獻(xiàn)

[1]劉犁.EDA技術(shù)在通信電子線路中的推廣應(yīng)用[J].數(shù)字技術(shù)與應(yīng)用，2015（6）：59-59.

[2]楊樹紅.通信電子線路中EDA技術(shù)的實(shí)踐運(yùn)用淺析[J].山東工業(yè)技術(shù)， 2015（23）：124-124.