韓朝輝，孟令軍，鄒　坤

(中北大學(xué) 儀器科學(xué)與動(dòng)態(tài)測試教育部重點(diǎn)實(shí)驗(yàn)室 電子測試技術(shù)國家重點(diǎn)實(shí)驗(yàn)室，太原　030051)

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基于FPGA的多速率信號發(fā)送器的設(shè)計(jì)

韓朝輝，孟令軍，鄒坤

(中北大學(xué) 儀器科學(xué)與動(dòng)態(tài)測試教育部重點(diǎn)實(shí)驗(yàn)室 電子測試技術(shù)國家重點(diǎn)實(shí)驗(yàn)室，太原030051)

摘要：針對傳統(tǒng)多速率信號發(fā)送器信號的非線性失真大、可調(diào)性差等問題，文中提出了一種基于FPGA與DAC5682的新型的設(shè)計(jì)方案;方案中著重介紹了DAC5682數(shù)模轉(zhuǎn)換模塊的實(shí)現(xiàn)方式以及多速率信號處理算法的實(shí)現(xiàn);DAC模塊可以同時(shí)實(shí)現(xiàn)4通道的數(shù)模轉(zhuǎn)換，采樣率可以達(dá)到1 Gsps;同時(shí)，為了驗(yàn)證FPGA算法設(shè)計(jì)的可靠性，文中首先通過MATLAB平臺(tái)對算法進(jìn)行了仿真建模分析；然后通過硬件描述語言將算法移植到FPGA電路上，在modelsim中實(shí)現(xiàn)了綜合后仿真；最后給出了仿真波形;通過仿真驗(yàn)證，發(fā)送器具有良好的濾波效果，并可根據(jù)實(shí)際需求靈活的對基帶頻率以及變換后的混頻模塊進(jìn)行相應(yīng)的變換和升級;通過FPGA+DAC的設(shè)計(jì)，簡化了系統(tǒng)結(jié)構(gòu)，還能較為高效的實(shí)現(xiàn)系統(tǒng)中的各項(xiàng)技術(shù)指標(biāo);該系統(tǒng)可以廣泛應(yīng)用與移動(dòng)通信系統(tǒng)中。

關(guān)鍵詞：FPGA；DAC5682；多速率； 信號處理

圖1　系統(tǒng)組成結(jié)構(gòu)

0引言

隨著信息化時(shí)代的高速發(fā)展，通信已經(jīng)變成人們?nèi)粘Ｉ钪胁豢扇鄙俚囊徊糠帧６ㄐ蓬I(lǐng)域中，多速率信號發(fā)送器是其較為重要的一部分。在實(shí)際信號采樣設(shè)計(jì)中，設(shè)計(jì)者希望用盡可能高的采樣率來降低系統(tǒng)的信噪比。同時(shí)，在信號處理和編碼時(shí)，又希望只處理有效的信號頻段，使信號速率盡可能地低，最后在D/A轉(zhuǎn)換時(shí)又需要較高的采樣率來還原信號，抑制信噪比。這三者看似矛盾的需求，而在多信號處理的技術(shù)下能夠很好地融合為一個(gè)整體，通過插值和抽取來滿足任意信號速率的轉(zhuǎn)換需求。目前，多速率信號發(fā)送器已廣泛用于移動(dòng)通信系統(tǒng)中，而且隨著通信技術(shù)的與日俱進(jìn)，將來還會(huì)有更為廣闊的應(yīng)用前景。

1多速率發(fā)送器組成及基本原理

傳統(tǒng)的設(shè)計(jì)方案是將基帶信號通過DAC轉(zhuǎn)換成模擬信號，然后在模擬電路的基礎(chǔ)上經(jīng)過濾波、放大、混頻調(diào)制，將信號通過功率放大后發(fā)射出去。這種方案由于過多地使用了模擬電路，可能會(huì)使電路產(chǎn)生較大的非線性失真。同時(shí)模擬電路還不可調(diào)整，會(huì)對系統(tǒng)的升級和調(diào)整有一定的影響。

通過對傳統(tǒng)設(shè)計(jì)方案的改進(jìn)，文中設(shè)計(jì)了一種基于FPGA的多速率信號發(fā)送器。系統(tǒng)硬件組成結(jié)構(gòu)如圖1所示。系統(tǒng)主要由基帶信號的處理(FPGA實(shí)現(xiàn))、DAC數(shù)模轉(zhuǎn)換模塊、RF信號發(fā)送模塊組成。

圖2　DAC電路設(shè)計(jì)原理圖

系統(tǒng)基本工作原理：基帶信號通過LVDS接口方式傳送到FPGA上[1]，F(xiàn)PGA通過自身豐富的IP核和DSP48資源對數(shù)字信號進(jìn)行信道編碼和濾波處理，然后將處理后的數(shù)字信號經(jīng)過DAC模數(shù)轉(zhuǎn)換。方案中使用的DAC芯片為TI公司的DAC5682Z，由于系統(tǒng)對時(shí)鐘有較嚴(yán)格的要求，所以這里加入了一個(gè)時(shí)鐘管理芯片AD9517。FPGA通過SPI方式配置AD9517使其輸出合適的時(shí)鐘到DAC模塊，利用DAC5682Z內(nèi)部的插值濾波器以及混頻模塊將數(shù)字信號變換成所需要的頻帶信號然后再進(jìn)行數(shù)模轉(zhuǎn)換[2]。轉(zhuǎn)換后的模擬信號經(jīng)過混頻變成射頻信號，最終通過RF射頻[3]模塊將信號發(fā)送出去。(由于傳輸過程中數(shù)據(jù)量較大，這里設(shè)置了一簇DDR3高速緩存單元。該單元由兩片鎂光公司推出的16 bit的MT41J128M16組成，系統(tǒng)傳輸總線可達(dá)到32位，數(shù)據(jù)傳輸速率可以達(dá)到500 mbps。)

2DAC數(shù)模轉(zhuǎn)換模塊的設(shè)計(jì)

2.1硬件平臺(tái)的設(shè)計(jì)

方案中使用了兩片TI公司的16位1GSPS的雙通道DA轉(zhuǎn)換芯片DAC5682?？梢酝瑫r(shí)現(xiàn)實(shí)4通道的數(shù)模轉(zhuǎn)換。DAC5682Z是一款高速的雙通道16位的D/A轉(zhuǎn)換芯片，其采樣速率可達(dá)到1Gsps。其內(nèi)部包括4個(gè)處理部分：輸入FIFO、2X/4X插值濾波器、Fs/4混頻器和雙路16bit的數(shù)模轉(zhuǎn)換器。方案中使用FPGA對其進(jìn)行參數(shù)配置，配置使用標(biāo)準(zhǔn)的SPI接口。圖2為其中一片DAC模塊的電路設(shè)計(jì)原理圖。

電路設(shè)計(jì)中的關(guān)鍵問題：

1)由于數(shù)模轉(zhuǎn)換模塊的輸入端口的數(shù)據(jù)電平標(biāo)準(zhǔn)為LVDS(low-voltage differential signaling)。因此在實(shí)際PCB的布線設(shè)計(jì)時(shí)，要等長，并且走線盡可能的離目標(biāo)器件近。

2) DAC芯片的內(nèi)部寄存器的配置使用的是標(biāo)準(zhǔn)的4總線的SPI接口模式，電平標(biāo)準(zhǔn)為LVTTL33。設(shè)計(jì)時(shí)可以將其直接連接到FPGA相應(yīng)的GPIO管腳上。程序設(shè)計(jì)中SCLK通過FPGA內(nèi)部的DCM分頻到10 MHz，通過SDIO、SDO信號線實(shí)現(xiàn)對DAC芯片的初始化配置。表2.1為DAC芯片幾個(gè)重要寄存器的配置信息。

表1　DAC5682芯片寄存器定義

3)在DAC轉(zhuǎn)換完成后的模擬信號通過變壓器進(jìn)一步的隔離，可以更好地防止噪聲信號的干擾。同時(shí)，在模擬電路部分的PCB設(shè)計(jì)中，嚴(yán)格按照對稱等長的原則進(jìn)行布線。

2.2DAC模塊與FPGA接口邏輯的設(shè)計(jì)

DAC5682芯片數(shù)據(jù)輸入端為16位的高速LVDS信號接口(DP/N[15：0])，內(nèi)部連接一個(gè)數(shù)據(jù)FIFO緩沖單元。數(shù)據(jù)輸入分為單通道和雙通道模式。在雙通道模式下，數(shù)據(jù)進(jìn)入FIFO后，由時(shí)鐘的上升沿和下降沿分別采集數(shù)字量信號。采集到的I路數(shù)據(jù)和Q路數(shù)據(jù)分別進(jìn)入A/B通道實(shí)現(xiàn)雙路數(shù)模裝換。圖3為DAC工作時(shí)序圖。

圖3　DAC5682模數(shù)轉(zhuǎn)換時(shí)序圖

Xilinx公司的Virtex5系列FPGA有豐富的LVDS接口可以滿足設(shè)計(jì)需求，同時(shí)，F(xiàn)PGA內(nèi)部的ODDR模塊可以完美的實(shí)現(xiàn)雙邊沿采樣數(shù)據(jù)。圖4為FPGA內(nèi)部ODDR模塊的結(jié)構(gòu)圖。

其中C為時(shí)鐘輸入口，數(shù)據(jù)D1和D2分別在時(shí)鐘C的上升沿和下降沿輸入，CE為時(shí)鐘使能信號，R為復(fù)位信號，S為置位信號。

DAC5682芯片的時(shí)鐘通過專用的時(shí)鐘管理模塊ADC9517提供。該模塊可以同時(shí)穩(wěn)定輸出4路LVDS時(shí)鐘信號，頻率最高可以達(dá)到1.6 GHz。滿足設(shè)計(jì)需求。

圖4ODDR模塊示意圖

3FPGA算法設(shè)計(jì)與實(shí)現(xiàn)

3.1多速率信號發(fā)射器的算法設(shè)計(jì)

多速率信號發(fā)送器的系統(tǒng)結(jié)構(gòu)如圖5所示。其中在DAC工作之前，主要由4部分級聯(lián)組成[4]：可編程的插值FIR濾波器(RCF)、兩個(gè)固定系數(shù)的FIR濾波器(FFIR)、高速的CIC插值濾波器及數(shù)控頻率振蕩器(NCO)。

圖5　FPGA實(shí)現(xiàn)算法結(jié)構(gòu)圖

實(shí)際使用中，由RCF完成對輸入信號的采樣，采樣倍數(shù)為[1,16]，由于工作在高速時(shí)鐘下，所以其階數(shù)一般不會(huì)太高。

FFIR對輸入信號進(jìn)行2倍的采樣，如果固定系數(shù)濾波器的帶寬達(dá)到輸入采樣率的一半，則能較好的抑制帶外信號和噪聲。

CIC濾波器則一般采用2階或5階，完成對輸入信號的[1,32]倍的采樣。

NCO模塊有兩部分產(chǎn)生：載波頻率和復(fù)數(shù)乘法器。通過乘法器把基帶數(shù)據(jù)搬到希望的中頻上。

3.2多速率信號發(fā)送器算法的仿真和分析

3.2.1Matlab的建模與仿真

在FPGA設(shè)計(jì)實(shí)現(xiàn)之前，先通過Matlab工具進(jìn)行仿真驗(yàn)證。Matlab具有豐富數(shù)學(xué)應(yīng)用仿真庫[5]，通過對庫函數(shù)的條用，方案中使用了兩個(gè)濾波器，輸入的原始序列為正弦波序列，通過兩級濾波器的設(shè)計(jì)，實(shí)現(xiàn)了對原始系列的8倍過采樣。圖6為Matlab的仿真結(jié)果。

圖6　Matlab建模仿真圖

分析：為了實(shí)現(xiàn)原始序列的8倍過采樣，需要對序列采樣頻率進(jìn)行L=8倍的內(nèi)插。如果使用單級濾波器實(shí)現(xiàn)，則需要的去鏡像濾波器的階數(shù)會(huì)很大，所以設(shè)計(jì)中采用了2級的濾波和內(nèi)插，逐階的提高采樣速度。由于L=8=2×4，所以設(shè)計(jì)中使用了半帶濾波器和CIC濾波器組成。

半帶濾波器由于其一般系數(shù)為零，大大減少了計(jì)算量，提高了計(jì)算效率，非常適合在2M倍的插值，為了去掉鏡像頻率的干擾，這里設(shè)計(jì)了一個(gè)FIR的濾波器，從而實(shí)現(xiàn)了原始序列的2倍插值；CIC濾波器濾波系數(shù)為1，結(jié)構(gòu)簡單，基本組成包括積分部分和梳狀部分。同時(shí)，作為一種基于零點(diǎn)相消的FIR濾波器，更適合工作在較高的采樣率，廣泛應(yīng)用于高速插值系統(tǒng)中，設(shè)計(jì)中使用的是一個(gè)4倍插值的CIC濾波器[6]；由于CIC濾波器和半帶濾波器的子函數(shù)都會(huì)帶入信號的一些延遲[7]，所以從仿真結(jié)果可以看出：信號的輸出會(huì)滯后信號的輸入一段時(shí)間，但這對于系統(tǒng)的性能影響不大。

3.2.2 多速率信號發(fā)送器的FPGA的實(shí)現(xiàn)

如圖7所示，F(xiàn)PGA實(shí)現(xiàn)邏輯主要由以下幾個(gè)部分組成。基于以上算法結(jié)構(gòu)的設(shè)計(jì)，通過Verilog硬件描述語言實(shí)現(xiàn)信號編碼、濾波以及載波輸出等邏輯功能[9-10]。

圖7　Verilog實(shí)現(xiàn)結(jié)構(gòu)圖

在Verilog中實(shí)現(xiàn)的基本原理：使用的基帶信號是250kbps的一個(gè)余弦碼流，半帶濾波器模塊實(shí)現(xiàn)了一個(gè)串行結(jié)構(gòu)的16階、2倍插值(也就是每一個(gè)周期內(nèi)插入一個(gè)零值)、16位位寬的插值濾波器，然后通過CIC濾波器實(shí)現(xiàn)內(nèi)插為4的插值濾波器，濾波器的系數(shù)通過MATLAB獲得。將CIC濾波器的輸出值與載波相乘后輸出,從而將基帶數(shù)據(jù)加載到中頻上。圖8為仿真結(jié)果圖。

圖8　Verilog程序在modelsim中的仿真結(jié)果

如圖8所示，信號cos是基帶碼元，信號cos_ist是內(nèi)插零值后的碼元信號，最后經(jīng)過兩級插值濾波器后的輸出信號為cos_gx。從圖中可以看出，輸出的碼流信號較為平滑，對于鏡像頻率的濾波效果明顯。因此，該發(fā)送器具有較好濾波性能。

4總結(jié)

本文主要討論了無線通信中的多速率信號發(fā)送器的設(shè)計(jì)，通過對理論基礎(chǔ)的研究，設(shè)計(jì)出了一種實(shí)現(xiàn)多速率信號發(fā)送器的實(shí)現(xiàn)方案。

文中的創(chuàng)新點(diǎn)在于：針對傳統(tǒng)的設(shè)計(jì)方法的一些弊端，有針對性的進(jìn)行了改進(jìn)。通過使用FPGA+DAC的方式，能夠靈活的對基帶頻率以及變換后的混頻模塊根據(jù)需求進(jìn)行相應(yīng)的變換和升級。文中詳細(xì)描述了DAC模塊的電路設(shè)計(jì)原理以及邏輯編程思路，對于FPGA算法的實(shí)現(xiàn)，進(jìn)行了環(huán)路測試[11]。

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Design of Multi Rate Signal Transmitter Based on FPGA

Han Zhaohui, Meng Lingjun, Zou Kun

(Ministerial Key Laboratory of Instrumentation Science & Dynamic Measurement，State Key

Laboratory for Electronic Measurement Technology, North University of China,Taiyuan030051, China)

Abstract:Aiming at the problem that the traditional multi rate signal is nonlinear distortion, and the adjustable difference, a new design scheme based on FPGA and DAC5682 is proposed. Program focuses on the implementation DAC5682 digital-analog converter module and multi-rate signal processing algorithms. DAC module can achieve 4-channel digital-analog conversion, the sampling rate can reach 1Gsps. Meanwhile, in order to verify the reliability of FPGA algorithm design, paper first platform through MATLAB algorithm for the simulation modeling and analysis; Then the algorithm is transplanted to the FPGA circuit through the hardware description language, and the simulation is realized in Modelsim; Finally, the simulation waveforms are given. Through simulation, the transmitter has a good filtering effect, and the flexibility of the baseband frequency and transformed mixing modules to transform and upgrade based on actual demand. Through the design of FPGA+DAC, the structure of the system is simplified, it can also be more efficient implementation of the technical indicators in the system. The system can be widely used in mobile communication systems.

Keywords:FPGA; DAC5682; multi-rate; signal processing

文章編號：1671-4598(2016)02-0317-04

DOI：10.16526/j.cnki.11-4762/tp.2016.02.088

中圖分類號：TN914

文獻(xiàn)標(biāo)識碼：A

作者簡介：韓朝輝(1989-)，男，碩士研究生，主要從事電路與系統(tǒng)方向的研究。孟令軍(1969-)，男，碩士生導(dǎo)師，副教授，主要從事集成測量系統(tǒng)及儀器、微納儀器及測試技術(shù)方向的研究。

收稿日期：2015-02-27；修回日期：2015-04-27。

鄒坤(1990-)，男，碩士研究生，主要從事電路與系統(tǒng)方向的研究。