曹 超,馬 瑞,朱樟明,梁宇華,葉 謙

(西安電子科技大學(xué)微電子學(xué)院,陜西西安 710071)

高精度SAR ADC非理想因素分析及校準(zhǔn)方法

曹 超,馬 瑞,朱樟明,梁宇華,葉 謙

(西安電子科技大學(xué)微電子學(xué)院,陜西西安 710071)

對高精度逐次逼近型模數(shù)轉(zhuǎn)換器的非理想因素進(jìn)行理論推導(dǎo)和建模分析,表明模數(shù)轉(zhuǎn)換器精度主要受電容失配和低位電容陣列及耦合電容的寄生電容影響,而高位寄生電容的影響可以忽略.建立了16位逐次逼近型模數(shù)轉(zhuǎn)換器的高層次模型,驗(yàn)證了理論分析,并通過一種全數(shù)字的后臺(tái)校準(zhǔn)技術(shù)來減小電容失配和寄生電容的影響.仿真結(jié)果表明,校準(zhǔn)后的有效位數(shù)在15位以上的概率超過90%.

高精度模數(shù)轉(zhuǎn)換器;逐次逼近型模數(shù)轉(zhuǎn)換器;電容失配;數(shù)字校準(zhǔn);高層次建模

逐次逼近型模數(shù)轉(zhuǎn)換器（Successive Approximation Register Analog-to-Digital Converters,SAR ADC)具有結(jié)構(gòu)簡單、功耗低、面積小、易集成等特點(diǎn),是當(dāng)前工業(yè)界和學(xué)術(shù)界的研究熱點(diǎn)之一.由于逐次逼近型模數(shù)轉(zhuǎn)換器不需要運(yùn)算放大器,使得逐次逼近型模數(shù)轉(zhuǎn)換器比其他奈奎斯特模數(shù)轉(zhuǎn)換器更適合現(xiàn)代互補(bǔ)金屬氧化物半導(dǎo)體（Complementary Metal Oxide Semiconductors,CMOS)工藝的演進(jìn)路線[1].逐次逼近型模數(shù)轉(zhuǎn)換器中的數(shù)模轉(zhuǎn)換器（Digital-to-Analog Conventer,DAC)通常是由二進(jìn)制權(quán)重的電容陣列實(shí)現(xiàn)的,電容失配是限制逐次逼近型模數(shù)轉(zhuǎn)換器精度的主要因素之一[2].如果沒有校準(zhǔn),逐次逼近型模數(shù)轉(zhuǎn)換器能夠得到的最大精度是12位[3].對于12位以上的精度,需要校準(zhǔn)技術(shù)來降低電容失配的影響.CMOS器件尺寸按比例縮小使得數(shù)字校準(zhǔn)方法具有很大的優(yōu)勢.

文獻(xiàn)[4]采用電阻電容混合數(shù)模轉(zhuǎn)換器結(jié)構(gòu),提出自校準(zhǔn)技術(shù),通過額外的電阻串?dāng)?shù)模轉(zhuǎn)換器校準(zhǔn)電容失配.校準(zhǔn)階段計(jì)算并存儲(chǔ)誤差值,并在模數(shù)轉(zhuǎn)換器正常工作時(shí)將其加入累加寄存器中得到正確的結(jié)果,校準(zhǔn)后得到15位的精度.文獻(xiàn)[5]基于自校準(zhǔn)技術(shù),改用額外的電容陣列數(shù)模轉(zhuǎn)換器實(shí)現(xiàn)校準(zhǔn).數(shù)字校準(zhǔn)的優(yōu)勢使其日漸成為校準(zhǔn)技術(shù)的主流[6-11].文獻(xiàn)[6]采用非二進(jìn)制電容數(shù)模轉(zhuǎn)換器結(jié)構(gòu)提出了基于擾動(dòng)的數(shù)字后臺(tái)校準(zhǔn).文獻(xiàn)[7]采用“Split模數(shù)轉(zhuǎn)換器”結(jié)構(gòu)對逐次逼近型模數(shù)轉(zhuǎn)換器進(jìn)行全數(shù)字后臺(tái)校準(zhǔn).文獻(xiàn)[8]采用“Dithering”的數(shù)字校準(zhǔn)技術(shù)來消除失配的影響.筆者提出了一種16位逐次逼近型模數(shù)轉(zhuǎn)換器的數(shù)字校準(zhǔn)行為級模型,分析了寄生電容和電容失配對逐次逼近型模數(shù)轉(zhuǎn)換器精度的影響,并采用了一種全數(shù)字后臺(tái)校準(zhǔn)方法.

1 16 位逐次逼近型模數(shù)轉(zhuǎn)換器結(jié)構(gòu)

傳統(tǒng)的電荷再分配逐次逼近型模數(shù)轉(zhuǎn)換器的數(shù)模轉(zhuǎn)換器采用二進(jìn)制權(quán)重的電容陣列,N位的電容值為2N,隨N呈指數(shù)增加,會(huì)增大芯片的面積,降低轉(zhuǎn)換速度.常見的解決辦法是采用分段電容陣列結(jié)構(gòu)[9-10],它把一個(gè)二進(jìn)制電容陣列分成兩個(gè)子二進(jìn)制電容陣列,通過耦合電容把兩個(gè)電容陣列連接起來.16位逐次逼近型模數(shù)轉(zhuǎn)換器結(jié)構(gòu)如圖1所示.

圖1中電容C是耦合電容,最低有效位（Least Significant Bit,LSB)是低八位電容陣列,右邊是冗余電容C0和高八位電容陣列最高有效位（Most Significant Bit,MSB).傳統(tǒng)結(jié)構(gòu)中冗余電容C0在低位電容陣列,耦合電容C值是個(gè)分?jǐn)?shù),在版圖中很難實(shí)現(xiàn)匹配,降低了精度.在筆者的設(shè)計(jì)中,耦合電容C為單位電容,把冗余電容C0放在了高位電容陣列.以比較器正向輸入端的電容陣列為例來說明其具體工作過程.在采樣階段,只有高位進(jìn)行采樣,高位電容和冗余電容的下極板接輸入信號Vin,上極板接共模電平Vcm,低位電容下極板都接地.在保持階段,所有電容下極板接地,Vcm從電容上極板斷開,此時(shí)可得

然后將電荷重新分配.首先是最高位電容接基準(zhǔn)電壓VREF,比較器進(jìn)行比較.如果輸出為高電平,最高位電容接地,次高位接VREF,然后進(jìn)行第2位比較.依次進(jìn)行,直到比較完最后一位,逐次逼近過程結(jié)束并有

其中,Di是電容陣列的開關(guān)邏輯控制信號.如果Di=0,則該電容接地;反之,則該電容接VREF.

2 寄生電容和電容失配對精度的影響

逐次逼近型模數(shù)轉(zhuǎn)換器的精度主要是由任意兩電容之間的比例決定的,電容之間的失配可以通過校準(zhǔn)來解決[11].如果考慮到寄生電容的影響,模數(shù)轉(zhuǎn)換器的性能會(huì)進(jìn)一步下降[12-14].帶有寄生電容的電容陣列電路如圖2所示,Cpi（i=1～8)和Cpc分別表示電容Ci和耦合電容的寄生電容,電容CpMSB和CpLSB分別表示最高有效位和最低有效位電容陣列所有電容上極板寄生電容之和.

圖2 帶有寄生電容的電容陣列示意圖

這里分析電容下極板寄生電容的作用.在轉(zhuǎn)換過程中,電容的下極板不是接地就是接基準(zhǔn)電壓,所以下極板寄生電容對電荷的重新分配沒有任何影響,模數(shù)轉(zhuǎn)換器的線性特性不受影響,只不過增加了功耗.

下面只考慮最高有效位電容陣列上極板寄生電容CpMSB的影響.當(dāng)逐次逼近過程結(jié)束時(shí),式（2)變成了

從式（3)可知,CpMSB對電容陣列數(shù)模轉(zhuǎn)換器的輸出沒有影響,整個(gè)模數(shù)轉(zhuǎn)換器的線性特性保持不變.與式（2)相比,系數(shù)Kpm比系數(shù)K更小,對比較器的精度提出了更高的要求.若只考慮最低有效位電容陣列寄生電容CpLSB的影響時(shí),

由式（4)可知,CpLSB的影響使得低位電容陣列比較時(shí)模數(shù)轉(zhuǎn)換器的輸出產(chǎn)生了增益誤差,而最高有效位電容陣列比較時(shí)不存在增益誤差,會(huì)產(chǎn)生一定的非線性影響精度,從而使模數(shù)轉(zhuǎn)換器的有效位數(shù)下降.同理可得耦合電容的寄生電容Cpc的影響:

式（5)表明,Cpc和CpLSB一樣引起了最低有效位電容的增益誤差,造成了非線性.上式中,

電容失配也是限制精度的主要因素之一.在模數(shù)轉(zhuǎn)換器的統(tǒng)計(jì)模型中,假設(shè)單位電容服從均值為C0、標(biāo)準(zhǔn)差為δ的正態(tài)分布,其他電容由單位電容并聯(lián)組成.差分非線性（Differential Non-Linearity,DNL)的方差約為[12]

其中,BLSB表示最低有效位.要求3σDNL＜0.5BLSB,可得16位精度下,在現(xiàn)有的工藝下無法實(shí)現(xiàn),需要校準(zhǔn)技術(shù).

3 數(shù)字校準(zhǔn)技術(shù)

對于12位以上的逐次逼近型模數(shù)轉(zhuǎn)換器,必須采用校準(zhǔn)技術(shù).傳統(tǒng)模擬校準(zhǔn)技術(shù)需要額外的模擬電路,增加了電路的復(fù)雜度[4,15].最近出現(xiàn)了一些數(shù)字校準(zhǔn)技術(shù)[16-17],能更好地利用工藝尺寸不斷縮小帶來的優(yōu)勢.筆者采用了一種全數(shù)字后臺(tái)校準(zhǔn)方法,其校準(zhǔn)原理如圖3所示[7].

圖3 數(shù)字校準(zhǔn)方法的原理圖

圖3中模數(shù)轉(zhuǎn)換器“A”是要校準(zhǔn)的逐次逼近型模數(shù)轉(zhuǎn)換器,模數(shù)轉(zhuǎn)換器“B”是另一個(gè)帶有失配的逐次逼近型模數(shù)轉(zhuǎn)換器,兩個(gè)模數(shù)轉(zhuǎn)換器相互獨(dú)立,同時(shí)對輸入信號Vin采樣.每個(gè)模數(shù)轉(zhuǎn)換器都對Vin進(jìn)行轉(zhuǎn)換,產(chǎn)生各自的數(shù)字輸出碼DA和DB.

考慮電容失配,假設(shè)最后電壓Vxp變?yōu)閂cm,D1為最高位數(shù)字輸出,D16為最低位數(shù)字輸出.以x代表VinVREF:

由于實(shí)際電路中存在電容失配,電容權(quán)重Wi不是準(zhǔn)確的1/2i序列.如果用數(shù)字域估計(jì)的權(quán)重值W′i= Wi+εi來代替模擬域的權(quán)重值Wi,可以得到數(shù)字域校正值,即

對模數(shù)轉(zhuǎn)換器“A”和“B”的權(quán)重估計(jì)值分別為

在式（12)和（13)中,第1項(xiàng)表示正確的x值,因?yàn)閮蓚€(gè)模數(shù)轉(zhuǎn)換器轉(zhuǎn)換相同的輸入信號,所以x值相等.第2項(xiàng)表示各自的誤差,“A”和“B”輸出的差值即為誤差值.如果誤差εiA和εiB最后足夠小,x′iA和x′iB將接近正確的x值.

根據(jù)誤差值,通過最小均方根（Least Mean Square,LMS)迭代算法,不斷更新“A”和“B”的權(quán)重值.

其中,μe是一個(gè)系數(shù),控制迭代算法的速度和精度.該校準(zhǔn)算法在后臺(tái)不斷進(jìn)行,當(dāng)誤差足夠小時(shí)認(rèn)為校準(zhǔn)完成.

4 仿真驗(yàn)證與討論

通過Matlab完成行為級建模并對算法進(jìn)行仿真驗(yàn)證.首先檢驗(yàn)高位電容陣列寄生電容CpMSB的影響,假設(shè)CpMSB的值為最高有效位總電容CMSB的10%,充分考慮行為級建模與實(shí)際的偏差,為了留有足夠的裕量,在采樣率為1 MS/s、輸入信號頻率為473.6 k Hz時(shí),有效位數(shù)（Effective Number Of Bits,ENOB)為15.99位.

圖4 數(shù)字校準(zhǔn)技術(shù)驗(yàn)證

所以,只要比較器精度足夠高,CpMSB的影響完全可以忽略.在相同假設(shè)下,考慮CpLSB的影響,有效位數(shù)為11.48位;考慮Cpc的影響,有效位數(shù)為11.45位.因此,Cpc和CpLSB一樣,使有效位數(shù)顯著降低.仿真結(jié)果與式（4)和式（5)描述的一致.

假設(shè)電容失配為0.5%,同時(shí)考慮上述寄生效應(yīng),仿真結(jié)果如圖4所示.校準(zhǔn)前有效位數(shù)為11.07位,校準(zhǔn)后有效位數(shù)為15.87位,表明該校準(zhǔn)方法能夠很好地對逐次逼近型模數(shù)轉(zhuǎn)換器的各種非理想因素進(jìn)行校準(zhǔn).

圖5 200次仿真的有效位數(shù)概率分布圖

為了更好地說明該校準(zhǔn)方法的可行性,筆者進(jìn)行了200次仿真驗(yàn)證,得出校準(zhǔn)后的有效位數(shù)與其概率的分布圖,如圖5所示.校準(zhǔn)后的有效位數(shù)在15位以上的概率達(dá)到90%以上,最低有效位數(shù)是14.5位,說明該數(shù)字校準(zhǔn)技術(shù)能很好地實(shí)現(xiàn)高精度逐次逼近型模數(shù)轉(zhuǎn)換器的校準(zhǔn).

5 總 結(jié)

筆者詳細(xì)分析了分段逐次逼近型模數(shù)轉(zhuǎn)換器中各種非理想因素對精度的影響,表明影響分段模數(shù)轉(zhuǎn)換器精度的主要因素是電容失配、低位電容陣列的寄生電容及耦合電容的寄生電容,高位寄生電容對模數(shù)轉(zhuǎn)換器的影響可以忽略,并通過Matlab行為級模型驗(yàn)證了這一結(jié)論.同時(shí),將一種數(shù)字后臺(tái)校準(zhǔn)方法用于分段逐次逼近型模數(shù)轉(zhuǎn)換器,對于較大的失配和寄生電容,通過行為級仿真驗(yàn)證了該校準(zhǔn)的有效性.

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（編輯:郭 華)

Analysis of non-ideal factors and digital calibration for highresolution SAR ADCs

CAO Chao,MA Rui,ZHU Zhangming,LIANG Yuhua,YE Qian
(School of Microelectronic,Xidian Univ.,Xi’an 710071,China)

An analysis of capacitor mismatch in a high resolution successive approximation register(SAR) analog-to-digital converter(ADC)is described.The results show that the mismatch of capacitors and the parasitic capacitance in the LSB capacitor array have a significant influence on the resolution of ADC while the parasitic one in MSB array has little influence on the precision.A 16-bit SAR ADC high-level model is designed and a background digital calibration is proposed to calibrate the errors due to the mentioned sources.Simulation results indicate that the ENOB(Effective number of bits)after calibration is above 15 bit with a probability of more than 90%.The availability of this calibration method is verified,so it can be utilized to calibrate high-resolution SAR ADC.

high resolution analog-to-digital converters;successive approximation register analog-todigital converters;capacitor mismatch;digital calibration;high-level model

TN431.2

A

1001-2400（2015)06-0061-05

10.3969/j.issn.1001-2400.2015.06.011

2014-10-17

時(shí)間:2015-03-13

國家自然科學(xué)基金資助項(xiàng)目（61234002,61322405,61306044,61376033)

曹 超（1988-),男,西安電子科技大學(xué)博士研究生,E-mail:chao_cao@126.com.

http://www.cnki.net/kcms/detail/61.1076.TN.20150313.1719.011.html