王曉嶺，李彤

（裝甲兵工程學(xué)院，北京100072）

基于FPGA的1553B總線同步頭獲取技術(shù)

王曉嶺，李彤

（裝甲兵工程學(xué)院，北京100072）

準(zhǔn)確獲取同步頭是MIL-STD-1553B總線數(shù)據(jù)幀解碼的第一步，通過對1553B總線字同步頭形態(tài)進(jìn)行分析，列舉了同步頭的所有可能形態(tài)，基于1553B總線協(xié)議，明確了同步頭獲取和采樣的原理和過程；1553B總線數(shù)據(jù)通過專門的總線接口接收，輸入到可編程邏輯器件FPGA中，使用Verilog HDL硬件描述語言，對波形進(jìn)行預(yù)處理以消除毛刺，并對同步頭進(jìn)行采樣處理，最后使用ISE實(shí)現(xiàn)了結(jié)果仿真；該同步頭獲取方法為其后的信息解碼創(chuàng)造了良好條件，豐富和完善了對1553B總線監(jiān)測系統(tǒng)的研究。

1553B總線；同步頭；FPGA

同步頭獲取是1553B總線及其他類型總線數(shù)據(jù)接收過程中十分關(guān)鍵的一個模塊，只有正確解析出同步頭，判斷同步頭類型，才能順利完成信息的接收和譯碼。然而在以往的論文中，對于同步頭采樣的探討不夠深入透徹，或者只考慮了理想波形缺乏對實(shí)際波形狀況的分析。這樣在具體應(yīng)用時難免產(chǎn)生錯誤。為此本文從1553B總線數(shù)據(jù)的接收，同步頭形態(tài)分析，波形預(yù)處理以及同步頭采樣，結(jié)果仿真等一系列過程對同步頭獲取技術(shù)進(jìn)行了全面的研究。

1 1553B總線接口

1553B總線數(shù)據(jù)通過專門的接口從總線上獲取。1553B總線上傳輸?shù)氖悄M信號，需要通過由隔離變壓器、數(shù)據(jù)收發(fā)器組成的接口電路轉(zhuǎn)換成CMOS/TTL信號，才能輸入到FPGA中進(jìn)行處理。其接口電路如圖1所示。其中隔離變壓器采用的是HOLT公司生產(chǎn)的PM-DB2725型，其作用是實(shí)現(xiàn)從5V到3.3V的電壓轉(zhuǎn)換，避免收發(fā)器與總線直接相連發(fā)生故障。數(shù)據(jù)收發(fā)器采用的是HOLT公司生產(chǎn)的HI-1573型收發(fā)器，其作用是將隔離變壓器傳來的總線信號轉(zhuǎn)化為FPGA可以識別的CMOS/TTL電平信號，或者將FPGA輸出的CMOS/TTL電平信號，轉(zhuǎn)化為可以驅(qū)動隔離變壓器的雙電平曼徹斯特碼信號。FPGA可采用Xilinx公司生產(chǎn)的Spartan3系列產(chǎn)品。

圖1 1553B總線接口圖

2 1553B總線同步頭形態(tài)

1553B總線采用的是曼徹斯特Ⅱ型碼對總線信息進(jìn)行編碼。在總線上傳輸?shù)南⒆职?種類型：命令字、狀態(tài)字、數(shù)據(jù)字。每種字的字長為20位，前3位為同步頭，是無效的曼徹斯特編碼，有效信息位是16位，最后一位是奇偶校驗(yàn)位。根據(jù)1553B協(xié)議格式，要完成16位有效數(shù)據(jù)的曼徹斯特解碼，首先需要獲取同步頭。命令字和狀態(tài)字的同步頭電平先高（邏輯1）后低（邏輯0），而數(shù)據(jù)字則與之相反。因?yàn)?553B總線傳輸速率為1 Mbit/s，所以1位數(shù)據(jù)的寬度為1 μs，則同步頭應(yīng)該由兩個寬度為1.5 μs的信息位表示。再結(jié)合數(shù)據(jù)位第一位可能為0也可能為1，總線上同步頭的形態(tài)應(yīng)包括圖2所示4種情況。

圖2 1553B總線同步頭形態(tài)圖

3 同步頭預(yù)處理與采樣

實(shí)際總線波形中，無論是從低電平到高電平的上升沿，還是從高電平到低電平的下降沿，都需要一定的建立時間，因此波形并不是理想波形，見圖3。此外，總線中還存在干擾導(dǎo)致波形抖動，影響波形質(zhì)量。因此在對同步頭波形采樣點(diǎn)邏輯值進(jìn)行判斷時，尤其是在上升沿和下降沿處，會出現(xiàn)判決錯誤的情況。

為了解決這個問題，一方面需要對波形進(jìn)行預(yù)處理盡可能消除毛刺，方法是在有毛刺的輸出端加D觸發(fā)器。采用D觸發(fā)器是因?yàn)镈觸發(fā)器的D輸入端對毛刺不敏感，只要毛刺不在時鐘上升沿時出現(xiàn)在D輸入端，就不會對輸出產(chǎn)生影響；另一方面需要在采樣過程中對采樣數(shù)留有余量。

采樣的過程是每當(dāng)時鐘的下降沿時，將此時的數(shù)據(jù)存入移位寄存器中。因此系統(tǒng)時鐘clk的頻率選取十分關(guān)鍵。倘若選取的系統(tǒng)時鐘頻率過低，如2 MHz，則理論上高電平和低電平各有3個采樣值，誤差會非常大；若系統(tǒng)時鐘頻率過高，如50 MHz，則采樣點(diǎn)太多浪費(fèi)系統(tǒng)資源。綜合考慮，選取10 MHz的時鐘。這樣理論上可以連續(xù)采樣到15個高電平（邏輯1）和15個低電平（邏輯0）。實(shí)際的上升沿建立過程約為0.1～0.2 μs，即在上升沿寬度內(nèi)可能存在1到2個采樣值會出現(xiàn)判斷錯誤。因此，當(dāng)采樣到13個以上的高電平，可以認(rèn)為高電平檢測結(jié)束，接著采樣到14個以上的低電平，可以認(rèn)為檢測到了命令字/狀態(tài)字，產(chǎn)生同步頭類型信號rx_csw及同步頭有效信號sync_en作為下一步解碼的使能信號。同理可以進(jìn)行數(shù)據(jù)字同步頭的獲取。

圖3 同步頭采樣示意圖

設(shè)計(jì)中采用狀態(tài)機(jī)實(shí)現(xiàn)對同步頭數(shù)據(jù)流的不間斷判斷。整個同步頭獲取邏輯如圖4所示。主要包括數(shù)據(jù)緩沖器、比較器、同步頭前半部分計(jì)數(shù)器和后半部分計(jì)數(shù)器，以及同步頭有效信號控制器。由于狀態(tài)機(jī)檢測的不間斷性，為了同步頭有效信號只能保持一個采樣周期，為此設(shè)計(jì)中還要加入信號保持、控制邏輯以保證同步頭有效信號全局有效。

圖4 同步頭獲取邏輯圖

4 仿真結(jié)果

圖5為同步頭獲取邏輯的仿真圖。由圖中可以看出，當(dāng)后半部分計(jì)數(shù)器計(jì)數(shù)為14時，產(chǎn)生了同步頭有效信號sync_ en1，但是在clk10的上升沿到來時，信號撤消了。sync_en才是經(jīng)過相應(yīng)的控制邏輯得到的全局同步頭有效信號，此信號可以保持規(guī)定的一幀時間，以保證信號接收完畢。

圖5 同步頭獲取仿真圖

5 結(jié)束語

本文對1553B總線數(shù)據(jù)同步頭的實(shí)際狀態(tài)進(jìn)行了研究，利用FPGA對同步頭進(jìn)行采樣，設(shè)計(jì)了切實(shí)可用的同步頭獲取邏輯，完善了總線數(shù)據(jù)解碼的過程。另外本設(shè)計(jì)具有一定的通用性，其設(shè)計(jì)思想可運(yùn)用到MIC總線、CAN總線等其他類型總線數(shù)據(jù)同步頭的檢測。

［1］王磊.基于FPGA+LabVIEW的1553B總線監(jiān)測系統(tǒng)的設(shè)計(jì)［D］.成都:成都理工大學(xué)，2013.

［2］武鵬.高速1553B總線接口的設(shè)計(jì)及實(shí)現(xiàn)［D］.西安:西安電子科技大學(xué)，2011.

［3］牛茜，靳鴻.基于有限狀態(tài)機(jī)的1553B總線解碼器設(shè)計(jì)［J］.電子測試，2010（12）:74-78.

［4］石紅梅，姬勞，謝栓勤.用FPGA實(shí)現(xiàn)1553B總線接口中的曼碼編解碼器［J］.單片機(jī)與嵌入式系統(tǒng)應(yīng)用，2004（4）:42-46.

［5］邢秀琴，姚竹亭.基于1553B總線的通信接口及其應(yīng)用［J］.中北大學(xué)學(xué)報(bào):自然科學(xué)版，2007，28（1）:91-94.

［6］牛茜.基于FPGA的1553B總線監(jiān)測系統(tǒng)的設(shè)計(jì)［D］.太原:中北大學(xué)，2011.

［7］常成，姬進(jìn)軍，李彤.通用車載總線測試系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)［J］.四川兵工學(xué)報(bào)，2014（8）:108-110.

［8］王占領(lǐng)，張登福，李云杰.基于ARM和FPGA的1553B總線設(shè)備檢測系統(tǒng)的設(shè)計(jì)［J］.計(jì)算機(jī)工程與科學(xué)，2014，36（6）:1005-1010.

［9］Zhijian L，Zhijian L.Research and design of 1553B protocol Bus Control Unit［J］.International Convention on Information&Communication Technology，Electronics&Microelectronics，2010.

［10］Yousaf J，Irshad M，Mehmood I.Implementation of 1553B bus protocol on FPGA board using digital phase lock loop［J］.International Conference on Emerging Technologies，2012（11）:1-6.

（責(zé)任編輯楊繼森）

Research on Synchronization Head for 1553B Bus Technology Based on FPGA

WANG Xiao-ling，LI Tong
（Academy of Armored Forces Engineering，Beijing 100072，China）

Accurately acquiring the synchronization head of MIL-STD-1553B bus is the first step in the data frame decoding.Through analyzing 1553B bus word synchronization head shape，the synchronization head of all possible forms were enumerated.Based on 1553B bus protocol，the process and the principle of sampling were clear.1553B bus data was received through specialized bus interface and input into the programmable logic device FPGA，using Verilog HDL hardware description language，the waveform preprocessing to remove burrs and the synchronization head sample processing.Finally we used the ISE to realize the simulation results.This method has created favorable conditions for the following information decoding and enriches the study of 1553B bus monitor system.

1553B bus；synchronization head；FPGA

王曉嶺，李彤.基于FPGA的1553B總線同步頭獲取技術(shù)［J］.四川兵工學(xué)報(bào)，2015（11）：122-124.

format：WANG Xiao-ling，LI Tong.Research on Synchronization Head for 1553B Bus Technology Based on FPGA［J］.Journal of Sichuan Ordnance，2015（11）：122-124.

TN919.6

A

1006-0707（2015）11-0122-03

10.11809/scbgxb2015.11.032

2015-04-25

王曉嶺（1990—），男，碩士研究生，主要從事戰(zhàn)術(shù)通信技術(shù)研究。