陳鵬名　盧振洋　劉嘉　白立來(lái)　陳雨

摘 要： 為了進(jìn)一步分析研究焊接過(guò)程中圖像和焊接參數(shù)的相互關(guān)系及對(duì)焊接過(guò)程的反應(yīng)，提高焊接穩(wěn)定性。提出一種基于現(xiàn)場(chǎng)可編程門陣列（FPGA）的圖像與模擬信號(hào)同步采集設(shè)計(jì)方案，利用同步脈沖控制圖像與模擬信號(hào)采集，詳細(xì)介紹了圖像與模擬信號(hào)同步采集實(shí)現(xiàn)原理、硬件結(jié)構(gòu)的實(shí)現(xiàn)方案。實(shí)驗(yàn)表明，該系統(tǒng)具有同步效果好和可靠性高的優(yōu)點(diǎn)。

關(guān)鍵詞： FPGA； 焊接； MT9M034； AD9226； 同步采集

中圖分類號(hào)： TN911.71?34； TG409 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2015）19?0079?04

Abstract： To further analyze the relationship between image and welding parameters in welding process and the influence on welding process， and improve the welding stability， a FPGA?based design scheme of image and analog signal synchronous acquisition is proposed. The image and analog signal synchronous acquisition is controlled by synchronous pulse. The implementation principle and the realization scheme of hardware construction of image and analog signal synchronous acquisition are introduced in detail. The experimental results show that this system has the advantages of good synchronous effect and high reliability.

Keywords： FPGA； welding； MT9M034； AD9226； synchronous acquisition

0 引 言

焊接過(guò)程具有非線性、參數(shù)耦合作用強(qiáng)、干擾因素多等特點(diǎn)，因此，準(zhǔn)確并同步地采集焊接過(guò)程中的圖像信號(hào)與參數(shù)，并依此分析焊接過(guò)程及狀態(tài)是研究和控制焊接過(guò)程、確保焊接質(zhì)量、提高焊接生產(chǎn)效率的重要課題[1]。

目前，絕大多數(shù)國(guó)內(nèi)研究者都采用高速攝像機(jī)捕獲焊接圖像，對(duì)焊接動(dòng)態(tài)過(guò)程進(jìn)行研究。也有研究者利用觸發(fā)脈沖啟動(dòng)高速攝像機(jī)及A/D轉(zhuǎn)換芯片，同步采集焊接圖像及焊接參數(shù)，在計(jì)算機(jī)上進(jìn)行圖像和數(shù)據(jù)的對(duì)應(yīng)判讀[2]。由于高速攝像機(jī)內(nèi)的時(shí)鐘信號(hào)和計(jì)算機(jī)內(nèi)的時(shí)鐘信號(hào)難以精確同步，這種方法在觸發(fā)后的初始階段可以得到比較好的同步效果，隨著采集時(shí)間增加，波形數(shù)據(jù)與圖像同步效果會(huì)越來(lái)越差。

與傳統(tǒng)的控制核心DSP或單片機(jī)相比，F(xiàn)PGA內(nèi)部延時(shí)小、時(shí)鐘頻率高，全部控制邏輯都由硬件完成，其速度更快、效率更高[3]。為了滿足焊接過(guò)程圖像與參數(shù)同步采集的要求，本文在此技術(shù)基礎(chǔ)上提出了一種基于FPGA，采用Verilog HDL設(shè)計(jì)圖像與模擬信號(hào)同步采集系統(tǒng)，實(shí)現(xiàn)了圖像與模擬信號(hào)的同步采集，并用于焊接過(guò)程中同步采集焊接圖像與焊接電流，為進(jìn)一步分析研究它們之間的相關(guān)性工作奠定了基礎(chǔ)。

1 系統(tǒng)整體結(jié)構(gòu)設(shè)計(jì)

研究焊接動(dòng)態(tài)過(guò)程與參數(shù)之間的關(guān)系，首先要求兩者同步。本文以FPGA為控制核心，建立了如圖1所示的圖像與模擬信號(hào)同步采集系統(tǒng)，主要包括圖像采集模塊、模擬信號(hào)采集模塊、數(shù)據(jù)存儲(chǔ)模塊及實(shí)時(shí)顯示模塊。

系統(tǒng)工作過(guò)程中，手動(dòng)開(kāi)關(guān)使FPGA產(chǎn)生同步信號(hào)sync_out、觸發(fā)信號(hào)tri_out和A/D轉(zhuǎn)換信號(hào)AD_clk三種信號(hào)，sync_out用于啟動(dòng)圖像采集模塊與模擬信號(hào)采集模塊，控制同步采集的開(kāi)始與結(jié)束；tri_out用于控制圖像采集模塊中曝光芯片采集圖像；AD_clk用于控制模擬信號(hào)采集模塊進(jìn)行模/數(shù)轉(zhuǎn)換并采集數(shù)據(jù)。圖2為Quartus軟件SignalTap Ⅱ logic analyzer采集系統(tǒng)輸出的控制信號(hào)波形圖。

在0時(shí)刻，sync_out由低變高，圖像采集模塊與模擬信號(hào)采集模塊同步采集開(kāi)始；此時(shí)圖像采集模塊觸發(fā)信號(hào)tri_out由低變高觸發(fā)曝光芯片采集圖像，經(jīng)過(guò)500 μs后圖像采集完畢；tri_out由高變?yōu)榈停Ｖ共杉?，圖像數(shù)據(jù)發(fā)送到FIFO，進(jìn)行存儲(chǔ)等后續(xù)處理。與此同時(shí)，模擬信號(hào)采集模塊控制信號(hào)AD_clk（上升沿觸發(fā)）觸發(fā)A/D轉(zhuǎn)換芯片模/數(shù)轉(zhuǎn)換并采集數(shù)據(jù)發(fā)送到FIFO，進(jìn)行存儲(chǔ)等后續(xù)處理，采集完一個(gè)數(shù)據(jù)后AD_clk繼續(xù)輸出有效，連續(xù)采集，直至采集同步信號(hào)sync_out由高變低停止同步采集。圖中的4000對(duì)應(yīng)的數(shù)據(jù)為200 ms時(shí)刻發(fā)送的控制信號(hào)，此時(shí)觸發(fā)信號(hào)tri_out由低變高，開(kāi)始采集第二幀圖像，tri_out控制圖像采集模塊每200 ms采集一幀圖像，直至同步信號(hào)sync_out由高變低同步采集結(jié)束。系統(tǒng)同步采集工作流程如圖3所示。

1.1 圖像采集模塊

考慮到焊接過(guò)程的動(dòng)態(tài)特點(diǎn)，所以要求曝光芯片的曝光時(shí)間[4]應(yīng)該小于1 ms，圖像的分辨率最好在256×256像素以上。系統(tǒng)采用CMOS彩色圖像傳感MT9M034曝光芯片，有效像素1 280×960，最小曝光時(shí)間為499 μs。曝光芯片由NIOS軟核控制，其工作模式由芯片上的SCL和SDATA兩個(gè)引腳輸入采取SCCB總線方式控制，其與NIOS軟核連接方式如圖4所示。

完成對(duì)曝光芯片的配置后，F(xiàn)PGA觸發(fā)曝光芯片采集圖像。其輸出信號(hào)包括LINE_VALID（行同步）、FRAME_VALID（場(chǎng)同步）、Dout（數(shù)據(jù)輸出）、PIXCLK（輸出時(shí)鐘）等信號(hào)。圖像數(shù)據(jù)輸出時(shí)序如圖5所示。endprint

1.2 模擬信號(hào)采集模塊

焊接電流是焊接過(guò)程中最重要的工藝參數(shù)，它的變化直接影響到焊接過(guò)程的動(dòng)態(tài)行為，并影響焊縫成形及焊接質(zhì)量[2]。一般認(rèn)為10 kHz的采樣率可以滿足對(duì)常規(guī)焊接過(guò)程作一般評(píng)價(jià)要求[5]。系統(tǒng)采用基于AD9226轉(zhuǎn)換芯片的數(shù)據(jù)采集裝置，最大采樣率65 MSPS，具有高度靈活的輸入結(jié)構(gòu)，可以方便地和單端或差分輸入信號(hào)進(jìn)行連接，而且具有較低的功耗（475 mW）和較高的信噪比[6]（69 dB）。將AD9226配置為單端輸入，輸入范圍為1.0～3.0 V的模式。在此模式下，[VREF]即基準(zhǔn)電壓為2.0 V，VINA輸入為1.0～3.0 V。外部電壓輸入范圍為-5.0～ 5.0 V，因此通過(guò)衰減電路將-5.0～5.0 V電壓衰減到1.0～3.0 V。輸入/輸出轉(zhuǎn)換公式為：

1.3 數(shù)據(jù)存儲(chǔ)模塊

系統(tǒng)數(shù)據(jù)存儲(chǔ)部分由SDRAM和SD卡組成。由于圖像采集數(shù)據(jù)量大，對(duì)數(shù)據(jù)緩存容量需求比較大，系統(tǒng)加入了2片SDRAM，將2片SDRAM的數(shù)據(jù)輸入端合并構(gòu)成了32 b的數(shù)據(jù)總線，單片容量為512 Mb，系統(tǒng)緩存總量高達(dá)1 Gb，可以滿足設(shè)計(jì)需求。同時(shí)采用SD存儲(chǔ)卡作為存儲(chǔ)媒介，其具有體積小、記憶容量大、數(shù)據(jù)傳輸率快、移動(dòng)靈活性好及安全性高等特點(diǎn)[7]。系統(tǒng)采用40 kHz模擬信號(hào)采樣頻率，模塊信號(hào)數(shù)據(jù)傳輸速率要求為60 KB/s，圖像采集速率5 Hz，其數(shù)據(jù)傳輸速率要求為3 840 KB/s。SPI總線模式傳輸協(xié)議易于實(shí)現(xiàn)，但數(shù)據(jù)傳輸速率較低，為了滿足傳輸速率要求，系統(tǒng)采用了4 b SD總線模式，通過(guò)設(shè)計(jì)文件系統(tǒng)和SD卡控制器對(duì)SD卡進(jìn)行操作實(shí)現(xiàn)數(shù)據(jù)的存儲(chǔ)，其讀/寫速率達(dá)到5 MB/s，滿足對(duì)數(shù)據(jù)的存儲(chǔ)要求。

1.4 VGA顯示模塊設(shè)計(jì)

目前大部分液晶顯示器接口有兩種：VGA和DVI。系統(tǒng)采用的是VGA接口，使用ADI公司ADV7123高速DAC芯片配合FPGA實(shí)現(xiàn)VGA顯示功能，該DAC芯片包含了3路10位高速視頻DAC，支持3.3 V和5 V電源供電，最高支持輸入330 MHz，具有R，G，B三路模擬視頻信號(hào)輸出，每一路視頻信號(hào)輸出能夠驅(qū)動(dòng)37.5 Ω的負(fù)載。VGA接口輸出信號(hào)包括行同步信號(hào)（Hsync），場(chǎng)同步信號(hào)（Vsync），紅綠藍(lán)3路模擬信號(hào)（RGB）和像素時(shí)鐘信號(hào)（CLOCK）。硬件連接方式如圖6所示，通過(guò)設(shè)計(jì)DMA控制器利用Avalon總線將圖像數(shù)據(jù)從SDRAM中發(fā)送到ADV7123，經(jīng)數(shù)/模轉(zhuǎn)換后得到RGB信號(hào)[8]。

本設(shè)計(jì)使用的工業(yè)VGA標(biāo)準(zhǔn)，分辨率為800×600，頻率為60 Hz，F(xiàn)PGA內(nèi)部的PLL產(chǎn)生40 MHz像素時(shí)鐘為。Hsync和Vsync則由FPGA根據(jù)VGA信號(hào)的時(shí)序輸出標(biāo)準(zhǔn)產(chǎn)生。圖7為VGA數(shù)據(jù)顯示時(shí)序，當(dāng)Vsync有效時(shí)，開(kāi)始逐行掃描；當(dāng)Vsync與Hsync同為高電平，每個(gè)時(shí)鐘周期輸出單個(gè)像素?cái)?shù)據(jù)。

2 同步記錄與分析

圖像與參數(shù)數(shù)據(jù)先保存到SD卡中，數(shù)據(jù)采集結(jié)束后以異步方式保存到計(jì)算機(jī)中。FPGA發(fā)出的控制信號(hào)到達(dá)模擬信號(hào)采集模塊與圖像采集模塊并開(kāi)始響應(yīng)的時(shí)間不相同，所以必須確定各模塊的延時(shí)才能找出圖像采集時(shí)刻所對(duì)應(yīng)的模擬信號(hào)，達(dá)到同步效果。同步和觸發(fā)信號(hào)產(chǎn)生時(shí)刻加上模塊響應(yīng)時(shí)間即為采集圖像與模擬數(shù)據(jù)的真正時(shí)刻。把兩模塊相同時(shí)刻采集的圖像與模擬信號(hào)對(duì)應(yīng)起來(lái)，這樣就得到圖像與模擬信號(hào)同步數(shù)據(jù)。在實(shí)現(xiàn)圖像與模擬信號(hào)同步分析之前需要先確定圖像采集模塊與模擬信號(hào)采集模塊的延時(shí)。圖像采集模塊工作過(guò)程中，其延時(shí)主要包括觸發(fā)信號(hào)從產(chǎn)生到曝光芯片開(kāi)始響應(yīng)與曝光芯片響應(yīng)完成的時(shí)間。曝光芯片接收到觸發(fā)信號(hào)到響應(yīng)完成開(kāi)始采集圖像時(shí)間為11.3 ns，F(xiàn)PGA觸發(fā)信號(hào)產(chǎn)生到曝光芯片開(kāi)始響應(yīng)的時(shí)間小于1 ns，由此可確定圖像采集模塊的延時(shí)約為14 ns。同樣地，參數(shù)采集模塊的延時(shí)約為15 ns。由此可知，同步信號(hào)有效后，圖像采集模塊與模擬信號(hào)采集模塊開(kāi)始采集數(shù)據(jù)的時(shí)間間隔約為1 ns。模擬信號(hào)采樣頻率為40 kHz，即周期為25 μs，曝光芯片采集1幅圖像所用的時(shí)間499 μs。1 ns對(duì)于模擬信號(hào)采樣周期與曝光芯片采集圖像時(shí)間都是可以忽略不計(jì)的，由此帶來(lái)的誤差分別為0.004%和0.000 2%，即可以認(rèn)為圖像采集模塊與模擬信號(hào)采集模塊同時(shí)刻接收到觸發(fā)信號(hào)并同步開(kāi)始采集數(shù)據(jù)。

3 實(shí)驗(yàn)驗(yàn)證

在穿孔等離子弧焊接過(guò)程中，焊接電流直接影響焊接質(zhì)量，而等離子弧焊接尾焰與焊接電流具有相關(guān)性，同時(shí)焊接尾焰的形態(tài)特征也能反映出焊接質(zhì)量[9]。因此利用本系統(tǒng)同步采集焊接尾焰與焊接電流，為研究尾焰圖像特征與焊接電流和焊接質(zhì)量的關(guān)系奠定基礎(chǔ)。下面用本系統(tǒng)對(duì)穿孔等離子弧焊過(guò)程圖像與焊接電流進(jìn)行采集。所用焊機(jī)為北京工業(yè)大學(xué)自主研發(fā)的等離子焊機(jī)，焊接工件為5 mm厚的5A06鋁板，鎢極與工件間距為8 mm，離子氣流量為2.5 L/min，保護(hù)氣氬氣流量為15 L/min，焊絲直徑1.6 mm，送絲速度1.2 m/min，焊接速度設(shè)定為0.15 m/min。

圖8為采集的電流數(shù)據(jù)用Origin描繪的波形圖。從圖中可以看出正負(fù)電流的時(shí)間比例為21[∶]4，與焊機(jī)面板設(shè)定的焊接參數(shù)相吻合。

電流局部放大如圖9所示，從圖中可以看出電流整個(gè)周期內(nèi)的變化過(guò)程以及電流過(guò)零時(shí)的特殊處理。

電壓由負(fù)變?yōu)檎^(guò)零點(diǎn)時(shí)電流急劇下降，容易形成斷弧，這時(shí)需要高的電壓產(chǎn)生大電流使電弧比較容易重新被引燃，所以導(dǎo)致電流過(guò)零點(diǎn)后得到一個(gè)較高的值，電弧穩(wěn)定后電流再降到所需值，電流的變化趨勢(shì)與焊機(jī)面板上的輸出值相符合。

4 結(jié) 語(yǔ)

本文提出了一種以FPGA為控制核心，采用MT9M034曝光芯片和AD7864模數(shù)轉(zhuǎn)換芯片實(shí)現(xiàn)圖像與模擬信號(hào)同步采集，詳細(xì)介紹了各模塊的工作原理以及方法，經(jīng)測(cè)試，該系統(tǒng)圖像采集與模擬信號(hào)等模塊工作穩(wěn)定，達(dá)到預(yù)期效果，為分析焊接過(guò)程圖像與各參數(shù)之間的關(guān)系提供了一個(gè)有效的平臺(tái)。

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