郭利文等

摘 要： 隨著FPGA以及CPLD在現(xiàn)代電子線路中的出現(xiàn)和使用越來(lái)越多，同時(shí)電子器件的集成度越來(lái)越高、速度越來(lái)越快，對(duì)電路的穩(wěn)定性有著越來(lái)越嚴(yán)苛的要求，在硬件上表現(xiàn)為對(duì)系統(tǒng)電源完整性和信號(hào)完整性的嚴(yán)苛要求。從信號(hào)完整性的角度出發(fā)，通過(guò)分析硬件工程師和FPGA/CPLD軟件設(shè)計(jì)工程師容易疏忽的問(wèn)題，以Altera Cyclone IV系列FPGA進(jìn)行重點(diǎn)研究，從硬件的角度確保FPGA/CPLD系統(tǒng)的穩(wěn)定性和魯棒性。

關(guān)鍵詞： FPGA； CPLD； 時(shí)序； 信號(hào)完整性

中圖分類(lèi)號(hào)： TN911.6?34 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2015）17?0061?04

Analysis and research on influence of FPGA/CPLD pins setting on signal integrity

GUO Liwen1， DENG Yueming2， MO Xiaoshan3

（1. Hong Fu Jin Precision Industry （Shenzhen） Co.， Ltd， Foxconn Technology Group， Shenzhen 518109， China；

2. School of Physics and Information Science， Hunan Normal University， Changsha 410081， China；

3. Hunan Institute of Metrology and Test， Changsha 410014， China）

Abstract： With the appearance and usage of FPGA and CPLD in modern electronic circuits， as well as the higher integrity and the faster speed of electronic devices， more rigorous requirements for the stability of electronic circuits are presented， which manifest as， the rigorous requirements of system′s power supply integrity and signal integrity on hardware. In the view of signal integrity， the Altera Cyclone IV FPGA is studied emphatically by analyzing the problems which are easy to ignore by hardware and software engineers. The stability and robustness of FPGA/CPLD system are guaranteed by hardware.

Keywords： FPGA； CPLD； timing sequence； signal integrity

0 引 言

在以FPGA/CPLD為中心的系統(tǒng)設(shè)計(jì)中，往往需要系統(tǒng)工程師聯(lián)合硬件工程師以及FPGA/CPLD開(kāi)發(fā)工程師一起，先制定相關(guān)的系統(tǒng)規(guī)格，F(xiàn)PGA/CPLD工程師根據(jù)系統(tǒng)規(guī)格確定并設(shè)置相關(guān)的管腳屬性，并形成文檔交付硬件工程師，硬件工程師根據(jù)相應(yīng)管腳屬性實(shí)現(xiàn)FPGA/CPLD外圍線路的設(shè)計(jì)實(shí)現(xiàn)以及布局布線。由于PCB，F(xiàn)PGA/CPLD或者外圍ASIC等出線限制，此管腳設(shè)置可能需要在硬件工程師和FPGA/CPLD工程師之間進(jìn)行往返修改，最終實(shí)現(xiàn)最佳平衡。

FPGA/CPLD開(kāi)發(fā)工程師在進(jìn)行管腳屬性設(shè)置中，通常需要考慮的是管腳類(lèi)型、功能、封裝、電源屬性、時(shí)鐘屬性、ESD、內(nèi)部上拉、下拉、輸出斜率、電流驅(qū)動(dòng)等。稍有差池，就會(huì)導(dǎo)致嚴(yán)重的信號(hào)完整性問(wèn)題。

1 信號(hào)完整性

從廣義上來(lái)說(shuō)，信號(hào)完整性指的是在高速產(chǎn)品中由于互連線引起的所有問(wèn)題[1]。它主要研究的是互連線與數(shù)字信號(hào)的電壓、電流波形相互作用時(shí)，其電氣特性參數(shù)如何影響產(chǎn)品的性能。因此，對(duì)于電子工程師來(lái)說(shuō)，信號(hào)完整性問(wèn)題幾乎無(wú)處不在。

通常，信號(hào)完整性問(wèn)題[1?3]按照影響和后果來(lái)分主要有電磁干擾（EMI）、噪聲、時(shí)序三個(gè)方面。其中，按照噪聲源劃分，信號(hào)完整性問(wèn)題又可以細(xì)分為如下幾類(lèi)：

（1） 單一網(wǎng)絡(luò)的信號(hào)完整性問(wèn)題。這類(lèi)噪聲主要是因?yàn)樵谛盘?hào)路徑或者返回路徑上由于阻抗不連續(xù)而引起的反射和失真。它只與信號(hào)所經(jīng)過(guò)的網(wǎng)絡(luò)有關(guān)，當(dāng)信號(hào)從驅(qū)動(dòng)源輸出時(shí)，構(gòu)成信號(hào)的電流和電壓將互連線看成一個(gè)阻抗網(wǎng)絡(luò)，當(dāng)信號(hào)沿網(wǎng)絡(luò)進(jìn)行傳播時(shí)，就會(huì)時(shí)刻感受到互連線所引起的瞬態(tài)阻抗變化。如果阻抗保持不變，則信號(hào)就不會(huì)失真；一旦阻抗發(fā)生變化，如PCB走線線寬發(fā)生變化，信號(hào)換層，返回路徑不連續(xù)、接插件的加入、信號(hào)分支、T型線或者增加過(guò)孔以及在網(wǎng)絡(luò)末端沒(méi)有阻抗匹配等，信號(hào)就會(huì)在阻抗變化處發(fā)生反射，從而導(dǎo)致信號(hào)的失真。嚴(yán)重的失真可能會(huì)導(dǎo)致錯(cuò)誤的觸發(fā)。這類(lèi)信號(hào)完整性問(wèn)題主要表現(xiàn)在信號(hào)的非單調(diào)、過(guò)沖、振鈴等，一般可以通過(guò)設(shè)計(jì)可控阻抗并進(jìn)行阻抗匹配解決。

（2） 多個(gè)網(wǎng)絡(luò)間互相干擾所導(dǎo)致的信號(hào)完整性問(wèn)題。這類(lèi)噪聲主要是因?yàn)樵诶硐牖芈泛头抢硐牖芈分g耦合的互電容和互電感所導(dǎo)致。當(dāng)網(wǎng)絡(luò)傳播信號(hào)時(shí)，即使第一個(gè)網(wǎng)絡(luò)（動(dòng)態(tài)網(wǎng)路）上的信號(hào)質(zhì)量非常好，一些信號(hào)也會(huì)透過(guò)耦合的互容和互感耦合到第二個(gè)靜態(tài)網(wǎng)絡(luò)上。因此會(huì)有感性耦合噪聲和容性耦合噪聲之分。在互連線為均勻傳輸線的情況下，容性耦合和感性耦合大小相當(dāng)。在非均勻傳輸線中，感性耦合噪聲和容性耦合的大小會(huì)不一樣。通常這類(lèi)噪聲主要表現(xiàn)為串?dāng)_。只有了解這些噪聲的本質(zhì)，才能通過(guò)使用介電常數(shù)較小的材料，或縮短互連線的長(zhǎng)度，或使用芯片最小封裝或者高密度互連線，或減小信號(hào)的上升速度等方式減低此類(lèi)信號(hào)完整性的問(wèn)題。

（3） 電源和地分配間的軌道坍塌所導(dǎo)致的信號(hào)完整性問(wèn)題。這類(lèi)噪聲主要是由電源和地平面的阻抗壓降所導(dǎo)致，特別是在目前電子線路發(fā)展的趨勢(shì)下，高性能處理器和ASIC由于芯片上集成的門(mén)的開(kāi)關(guān)轉(zhuǎn)換速度越來(lái)越快，而每個(gè)周期都需要消耗一定的能量，所以當(dāng)芯片切換更快時(shí)，盡管每個(gè)周期消耗相同的能量，但由于更快的切換速度，所以平均功率就會(huì)更高，因而表現(xiàn)為低電壓供電，高功率消耗。表現(xiàn)在硬件系統(tǒng)上就會(huì)出現(xiàn)在更短的時(shí)間內(nèi)需要消耗更大的開(kāi)關(guān)電流。一旦電壓越來(lái)越低，而電流越來(lái)越大時(shí)，任何與軌道坍塌有關(guān)的壓降對(duì)于硬件系統(tǒng)來(lái)說(shuō)都是致命的。目前此類(lèi)課題也是電源設(shè)計(jì)的重點(diǎn)之一，因此這類(lèi)完整性問(wèn)題也被歸類(lèi)為電源完整性問(wèn)題。

（4） 來(lái)自整個(gè)系統(tǒng)的電磁輻射和干擾。通常在電子線路中，會(huì)有兩類(lèi)常見(jiàn)的電磁輻射和干擾。一是由于部分差分信號(hào)轉(zhuǎn)換成共模信號(hào)，最終累積并輸出；二是電路板上的地彈在外部單端屏蔽線上產(chǎn)生的共模電流，附加的噪聲便可以從屏蔽罩中泄露。

2 FPGA/CPLD發(fā)展趨勢(shì)與信號(hào)完整性的關(guān)聯(lián)

隨著科技的發(fā)展，電子系統(tǒng)的更新速度日新月異。FPGA/CPLD也不例外，衡量芯片性能的一個(gè)重要指標(biāo)是芯片的時(shí)鐘頻率。相對(duì)于過(guò)去來(lái)說(shuō)，F(xiàn)PGA/CPLD的時(shí)鐘頻率也是兩年左右提高一倍。時(shí)鐘頻率在提高，同時(shí)生產(chǎn)工藝的水平也在不斷提高，從過(guò)去180 nm到后來(lái)130 nm，到目前的20 nm，甚至即將問(wèn)世的14 nm [2]，這意味著晶體管的溝道長(zhǎng)度越來(lái)越短，開(kāi)關(guān)時(shí)間也就越來(lái)越短，同時(shí)由于特征尺寸的縮小，上升時(shí)間必然減小，這樣信號(hào)完整性的問(wèn)題將會(huì)變得日益突出。對(duì)于芯片生產(chǎn)商來(lái)說(shuō)，生產(chǎn)工藝的提高，特征尺寸的持續(xù)縮小，單位面積硅圓片上生產(chǎn)的芯片越來(lái)越多，因此單個(gè)芯片的成本必然會(huì)降低。因此芯片廠商必然會(huì)不厭其煩地推薦采用最新工藝的芯片，而對(duì)于PCA設(shè)計(jì)廠商來(lái)說(shuō)，最新工藝的芯片如果超過(guò)了其原有設(shè)計(jì)的信號(hào)完整性的考量，可能會(huì)帶來(lái)設(shè)計(jì)災(zāi)難。

同時(shí)，由于FPGA/CPLD本身的特性，其內(nèi)部完全為可編程，包括管腳設(shè)置，這樣也就意味著時(shí)序也是FPGA/CPLD設(shè)計(jì)時(shí)必然需要考量的項(xiàng)目之一。對(duì)于FPGA/CPLD開(kāi)發(fā)工程師來(lái)說(shuō)，通常會(huì)著重考量芯片內(nèi)程序要實(shí)現(xiàn)功能的時(shí)序要求，卻往往忽視芯片與外圍接口的時(shí)序要求，而這些往往會(huì)導(dǎo)致顯性信號(hào)完整性問(wèn)題，比如輸出的非單調(diào)，漏電等。

在FPGA/CPLD中，主要有三類(lèi)管腳，分別是電源管腳、地管腳以及用戶(hù)使用管腳[4]。其中用戶(hù)使用管腳又分為三類(lèi)，分別是時(shí)鐘專(zhuān)用管腳、通用輸入輸出管腳、復(fù)用管腳。在這些管腳類(lèi)型中，電源和地管腳是固定的，需要嚴(yán)格按照FPGA/CPLD的數(shù)據(jù)手冊(cè)進(jìn)行連接，特別是與PLL相關(guān)的電源管腳，需要使用FUSE進(jìn)行隔離，確保其所使用的電源干凈。而用戶(hù)使用管腳幾乎都可以根據(jù)用戶(hù)的意愿進(jìn)行輸入、輸出或者雙向配置。一般來(lái)說(shuō)，芯片廠商會(huì)對(duì)時(shí)鐘專(zhuān)用管腳進(jìn)行特殊設(shè)置，以確保該管腳上的信號(hào)進(jìn)入芯片后的抖動(dòng)和偏移最小，因此，對(duì)于FPGA/CPLD設(shè)計(jì)者來(lái)說(shuō)，此類(lèi)管腳通常用來(lái)接全局時(shí)鐘信號(hào)，以確保時(shí)鐘抖動(dòng)最小。復(fù)用管腳是一類(lèi)非常特殊的管腳，比如JTAG管腳、休眠管腳等，通常情況下，這些管腳也是專(zhuān)屬管腳，但是在FPGA/CPLD的管腳數(shù)量有限的情況下，這些管腳也可以用作通用輸入輸出管腳，但必須嚴(yán)格遵照數(shù)據(jù)手冊(cè)進(jìn)行，并且確保該類(lèi)操作滿(mǎn)足系統(tǒng)功能要求。

一般來(lái)說(shuō)，用戶(hù)最常用的還是通用輸入輸出管腳。這類(lèi)管腳的特性主要是可以根據(jù)用戶(hù)的使用要求進(jìn)行編程，包括I/O的類(lèi)型設(shè)置（輸入、輸出、雙向、高阻等）、上拉、下拉、斜率控制等。當(dāng)然，在某些FPGA/CPLD中，由于IP的特定使用，有些通用輸入輸出管腳會(huì)有特殊要求，比如某些管腳取消了輸出結(jié)果，所以只能作輸入，某些管腳只能用于低速場(chǎng)合。設(shè)計(jì)者需要特別注意。

在FPGA/CPLD中，由于其本身結(jié)構(gòu)的原因，當(dāng)系統(tǒng)掉電后，F(xiàn)PGA/CPLD內(nèi)部的程序?qū)?huì)自動(dòng)消失，并保存在內(nèi)部的Flash或者外部的SROM里面，此時(shí)FPGA/CPLD相當(dāng)于一個(gè)空白芯片。當(dāng)系統(tǒng)再次上電時(shí)，一旦給FPGA/CPLD的電壓達(dá)到相應(yīng)要求，F(xiàn)PGA/CPLD則開(kāi)始從Flash或者SROM里面重新加載，這段時(shí)間將持續(xù)幾微秒到幾毫秒不等。只有加載成功后，F(xiàn)PGA/CPLD才能根據(jù)芯片設(shè)計(jì)者的程序進(jìn)行工作。

從而在上電開(kāi)始到加載完成這段時(shí)間內(nèi)，F(xiàn)PGA/CPLD將完全不受芯片編程工程師控制。通常來(lái)說(shuō)，F(xiàn)PGA/CPLD芯片的管腳在此時(shí)的默認(rèn)屬性有兩種，一種是弱上拉，另外一種是三態(tài)，而不是程序中設(shè)定的特定屬性。而有些FPGA/CPLD則會(huì)有數(shù)個(gè)bank，不同bank上的管腳默認(rèn)屬性也不一樣，以Altera Cyclone IV為例[3?4]，共計(jì)有8個(gè)bank，其中bank1，bank6，bank7，bank8的默認(rèn)管腳屬性為弱上拉，而bank2，bank3，bank4，bank5為三態(tài)。因此在此過(guò)程中，硬件工程師和FPGA/CPLD工程師必須對(duì)FPGA/CPLD的連線進(jìn)行特別設(shè)置，否則將會(huì)出現(xiàn)嚴(yán)重的信號(hào)完整性問(wèn)題。

3 Altera Cyclone IV設(shè)計(jì)考量以及違例分析

在Altera Cyclone IV設(shè)計(jì)中，考慮到上文所提到的不同bank上的管腳屬性問(wèn)題，因此通過(guò)一個(gè)電源切換電路實(shí)現(xiàn)不同bank電源的設(shè)計(jì)[5?7]，如圖1所示。由于FPGA ROM接口位于bank1上，因此首先給FPGA的bank1，bank6，bank7，bank8進(jìn)行供電，以確保FPGA進(jìn)行正常的加載，加載完畢后，F(xiàn)PGA通過(guò)加載完成信號(hào)通知切換電路，從而使得3.3 V電源通過(guò)切換電路給bank2，bank3，bank4，bank5進(jìn)行供電[8]。

因此，在硬件系統(tǒng)設(shè)計(jì)中，對(duì)于要接入Cyclone IV的信號(hào)來(lái)說(shuō)，需要進(jìn)行嚴(yán)格的甄別，才能進(jìn)行相應(yīng)的連接。在此設(shè)計(jì)中，有以下屬性的信號(hào)禁止連接到bank1，bank6，bank7，bank8上，只能連接到bank2，bank3，bank4，bank5上的通用輸入輸出管腳。

（1） 如果有任何信號(hào)上拉到與P3V3_STBY不同的電源時(shí)，不能接入bank1，bank6，bank7，bank8。

（2） FPGA驅(qū)動(dòng)其他非P3V3_STBY所供電源的IC時(shí)，這些驅(qū)動(dòng)信號(hào)不能接入bank1，bank6，bank7，bank8。

如果萬(wàn)一違例將會(huì)出現(xiàn)怎樣的后果？在分析違例之前，還需要簡(jiǎn)單了解一下FPGA內(nèi)部的ESD防護(hù)結(jié)構(gòu)[3?5]。如圖2所示，在FPGA的I/O端口上，通常會(huì)有如下的I/O口結(jié)構(gòu)，確保信號(hào)保持在[VSS-VD2]～[VDD+VD1]之間，而不至于I/O承受過(guò)高電壓而被擊穿。

下面結(jié)合圖1分析如下的時(shí)序圖，當(dāng)P3V3_STBY穩(wěn)定后，LDO將會(huì)自動(dòng)生成FPGA_PVCCIO電壓，一旦FPGA_PVCCIO穩(wěn)定，F(xiàn)PGA將自動(dòng)加載，加載成功后， FPGA自動(dòng)生成FPGA_READY信號(hào)，然后外部線路導(dǎo)通，從而生成PVCCIO_PFGA_INIT_DONE電壓給FPGA剩余I/O進(jìn)行供電。

下面分析兩類(lèi)情形，觀察其對(duì)信號(hào)完整性的影響。

（1） 信號(hào)在FPGA/CPLD bank電壓穩(wěn)定之前就為高電平。當(dāng)信號(hào)在FPGA bank電壓穩(wěn)定之前就為高電平，那么根據(jù)上述結(jié)構(gòu)，高電平信號(hào)必將通過(guò)ESD D1流入[VDD，]從而會(huì)導(dǎo)致系統(tǒng)整體漏電。因此針對(duì)這類(lèi)信號(hào)，硬件設(shè)計(jì)工程師必須在線路設(shè)計(jì)時(shí)就需要避免。通常會(huì)采用一個(gè)MOSFET管實(shí)現(xiàn)電平轉(zhuǎn)換和電壓隔離，避免漏電。以上時(shí)序圖沒(méi)有著重指出，但是在FPGA/CPLD系統(tǒng)設(shè)計(jì)時(shí)，必須嚴(yán)格遵守。

（2） 本應(yīng)該接入bank1，bank6，bank7，bank8的信號(hào)接入到bank2，bank3，bank4，bank5上。由于bank2，bank3，bank4，bank5的電壓會(huì)后開(kāi)啟，而bank1，bank6，bank7，bank8的電壓會(huì)先啟動(dòng)。這樣就有可能出現(xiàn)信號(hào)在FPGA bank電源還沒(méi)有穩(wěn)定之前就為高的情形，當(dāng)然也就會(huì)出現(xiàn)漏電的情況，在FPGA bank上電過(guò)程中，由于電壓是連續(xù)上升的，同時(shí)由于ESD防護(hù)二極管單向?qū)ǖ男再|(zhì)，那么bank電壓會(huì)先達(dá)到一個(gè)使能整個(gè)ESD防護(hù)二極管的幅值，在這里假定FPGA ESD使能電平值為[Vesd，]那么當(dāng)外部信號(hào)的幅值大于或者等于[Vesd+]0.7 V時(shí)，ESD防護(hù)二極管D1將會(huì)導(dǎo)通，這樣就會(huì)使本來(lái)為高電平的輸入信號(hào)會(huì)被突然拉低至[Vesd+]0.7 V，接著隨著bank電壓繼續(xù)爬升并最終達(dá)到其穩(wěn)定值，D1會(huì)關(guān)閉，從而就會(huì)使得信號(hào)在波形上出現(xiàn)一個(gè)向下拉的脈沖，這樣就出現(xiàn)了一個(gè)信號(hào)完整性的問(wèn)題；如果該脈沖剛好處于高、低電平閾值邊沿，F(xiàn)PGA或者外圍ASIC可能進(jìn)行誤判，從而導(dǎo)致系統(tǒng)出現(xiàn)意外的動(dòng)作，甚至崩潰。圖3為相關(guān)示意圖，圖4為在實(shí)際系統(tǒng)上測(cè)得的相應(yīng)波形。

要解決此類(lèi)違例所導(dǎo)致的信號(hào)完整性問(wèn)題，可以通過(guò)修改線路實(shí)現(xiàn)。當(dāng)然，如果在工程設(shè)計(jì)中，出于成本和交期的考慮，也可以通過(guò)在FPGA/CPLD中屏蔽ESD使能設(shè)置解決此問(wèn)題，但如果在比較惡劣的環(huán)境中，比如接插件較多，熱插拔比較頻繁的系統(tǒng)，可能會(huì)導(dǎo)致FPGA/CPLD由于沒(méi)有ESD防護(hù)而損壞。

4 結(jié) 語(yǔ)

在以FPGA/CPLD為中心的系統(tǒng)設(shè)計(jì)中，人們不僅僅需要理解FPGA/CPLD具體的設(shè)計(jì)理念和功能要求，同時(shí)也需要認(rèn)真領(lǐng)悟FPGA/CPLD器件本身對(duì)電源完整性和信號(hào)完整性的具體要求。信號(hào)完整性無(wú)處不在，在管腳分配和設(shè)計(jì)中，需要系統(tǒng)工程師聯(lián)合FPGA/CPLD設(shè)計(jì)工程師以及硬件工程師，甚至包括布局布線工程師一起，緊密合作，確保系統(tǒng)的穩(wěn)定度性魯棒性，從而提高開(kāi)發(fā)效率和質(zhì)量，并大大縮短產(chǎn)品開(kāi)發(fā)時(shí)間和成本。

參考文獻(xiàn)

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