商 陽，王茜竹（重慶郵電大學(xué)通信與信息工程學(xué)院，重慶 400065）

一種FPGA模擬射頻在ASIC原型驗(yàn)證系統(tǒng)中的應(yīng)用

商 陽，王茜竹
（重慶郵電大學(xué)通信與信息工程學(xué)院，重慶 400065）

摘 要：在ASIC芯片原型驗(yàn)證過程中，F(xiàn)PGA憑借其可重復(fù)編程的特性扮演了重要角色。然而FPGA作為ASIC原型驗(yàn)證平臺(tái)與射頻進(jìn)行數(shù)據(jù)交互時(shí)，因?yàn)樾阅茌^低不能匹配高帶寬下的射頻數(shù)據(jù)流處理流程。基于此問題，提出一種基于FPGA實(shí)現(xiàn)的模擬射頻解決方法。首先就模擬射頻的背景進(jìn)行介紹，然后分析模擬射頻模塊的實(shí)現(xiàn)思路和結(jié)構(gòu)，最后使用Verilog語言將它實(shí)現(xiàn)出來并通過VCS仿真驗(yàn)證。結(jié)果表明該方法控制簡單、靈活可靠，可以為FPGA基帶系統(tǒng)提供合適的數(shù)據(jù)速率。

關(guān)鍵詞：ASIC芯片；原型驗(yàn)證；FPGA；射頻；Verilog語言

1　引言

隨著ASIC芯片的設(shè)計(jì)規(guī)模與日俱增，其功能日趨復(fù)雜，芯片的驗(yàn)證階段占據(jù)了整個(gè)芯片開發(fā)的大部分時(shí)間，如何縮短驗(yàn)證時(shí)間變得非常重要；傳統(tǒng)的功能驗(yàn)證是基于仿真軟件進(jìn)行的，這種驗(yàn)證方式在軟硬件聯(lián)合驗(yàn)證時(shí)效率極低。近年來，因FPGA的性能不斷提升，功耗和成本也不斷下降，使得越來越多的ASIC廠商采用FPGA來搭建ASIC設(shè)計(jì)的原型驗(yàn)證平臺(tái)，即將RTL代碼移植到FPGA上來進(jìn)行芯片功能的驗(yàn)證。

雖然和仿真軟件相比較，F(xiàn)PGA的硬件特性可以讓設(shè)計(jì)運(yùn)行在較高的頻率上，但相對(duì)于ASIC而言它的頻率仍然較低（一些研究資料表明，對(duì)于相同的工藝而言，ASIC的時(shí)鐘頻率是FPGA的5倍左右）[1]，因此基于FPGA的原型驗(yàn)證平臺(tái)與射頻芯片進(jìn)行數(shù)據(jù)交互時(shí)，不能匹配高帶寬下的數(shù)據(jù)流處理流程，造成不能完全驗(yàn)證ASIC設(shè)計(jì)的性能，本文就此提出一種模擬射頻的解決辦法，即在FPGA平臺(tái)上模擬射頻芯片的數(shù)據(jù)發(fā)送流程，并使FPGA基帶系統(tǒng)的速率和模擬射頻進(jìn)行匹配，以此來驗(yàn)證各種帶寬下的系統(tǒng)測試。

2　ASIC原型驗(yàn)證系統(tǒng)概述

通用的ASIC原型驗(yàn)證平臺(tái)如圖1所示；將ASIC的RTL設(shè)計(jì)代碼（包括ARM、 DSP等軟CPU處理器）放在FPGA內(nèi)，基于這種架構(gòu)的ASIC原型驗(yàn)證平臺(tái)，外接的射頻芯片發(fā)送的IQ數(shù)據(jù)速率較高，而FPGA的處理主頻較低，這種射頻與基帶系統(tǒng)的IQ數(shù)據(jù)速率不一致，給系統(tǒng)測試帶來了一定麻煩。

圖1 通用ASIC原型驗(yàn)證平臺(tái)

為了解決上述數(shù)據(jù)速率的匹配問題，本文提出了一種基于模擬射頻的ASIC驗(yàn)證平臺(tái)的解決方法，如圖2所示；在通用ASIC原型驗(yàn)證平臺(tái)的基礎(chǔ)上增加了一個(gè)模擬射頻模塊、外接一個(gè)CPU控制芯片和DDR存儲(chǔ)器。它的作用如下：在FPGA基帶系統(tǒng)CPU控制單元的作用下，GPIO和SPI總線完成模擬射頻模塊的參數(shù)配置；外接CPU控制芯片作用下，AHB總線將DDR存儲(chǔ)的IQ數(shù)據(jù)搬移至模擬射頻模塊，然后通過模擬射頻模塊按比率降速將IQ數(shù)據(jù)發(fā)送給基帶系統(tǒng)，以此來避免上述數(shù)據(jù)速率的不匹配問題。

圖2 基于模擬射頻的ASIC驗(yàn)證平臺(tái)

3　模擬射頻的IP設(shè)計(jì)實(shí)現(xiàn)

3.1結(jié)構(gòu)說明

本文模塊設(shè)計(jì)框圖如圖3所示，它由3部分組成，分別是接口模塊、存儲(chǔ)器模塊、控制模塊。各個(gè)模塊的功能如下。

圖3 模塊設(shè)計(jì)框圖

（1）接口模塊：此模塊實(shí)現(xiàn)與SPI總線和AHB總線的交互功能，SPI接口支持DigRF SPI和Motorola SPI協(xié)議[2]；通過此模塊，F(xiàn)PGA基帶系統(tǒng)通過SPI總線實(shí)現(xiàn)對(duì)寄存器的讀寫訪問操作, 通過AHB總線實(shí)現(xiàn)對(duì)存儲(chǔ)器的讀寫訪問操作[3]。

（2）存儲(chǔ)器模塊：包括4塊雙端口30720x24bit(半幀LTE數(shù)據(jù)長度的十分之一[4]，大小可根據(jù)實(shí)際測試場景的需求修改）存儲(chǔ)器；端口A作AHB總線讀寫數(shù)據(jù)使用，端口B作控制模塊讀數(shù)據(jù)使用。

（3）控制模塊：整個(gè)模塊的控制中心；在SPI總線配置了控制寄存器、延時(shí)寄存器、中斷狀態(tài)寄存器之后，完成時(shí)鐘的分頻降速處理、中斷請(qǐng)求信號(hào)的產(chǎn)生與清除操作以及數(shù)據(jù)的接收與發(fā)送處理過程。

3.2接口時(shí)序說明

本文的模擬射頻設(shè)計(jì)數(shù)據(jù)接口時(shí)序參照目前常用的數(shù)字并口射頻芯片的接口時(shí)序，如ACP公司多模RFIC IRIS405[5]。其中SISO和MIMO兩種模式的接口時(shí)序分別如圖4和圖5所示。

3.3模擬射頻詳細(xì)設(shè)計(jì)說明

本模塊的功能主要是模擬射頻芯片的數(shù)據(jù)處理流程，操作過程由控制模塊完成，這個(gè)控制模塊主要由一個(gè)三段式狀態(tài)機(jī)[6]組成。狀態(tài)轉(zhuǎn)移如圖6所示，各狀態(tài)的功能和轉(zhuǎn)移條件說明如下。

（1）IDLE：空閑狀態(tài)；復(fù)位有效進(jìn)入此狀態(tài)，完成各寄存器初始化，若啟動(dòng)位start和接收使能rx_en均拉高，則狀態(tài)機(jī)進(jìn)入下一個(gè)狀態(tài)。

（2）RX_READY：準(zhǔn)備數(shù)據(jù)狀態(tài)；完成接收延時(shí)后讀數(shù)使能txen有效,讀數(shù)地址addrb自增，為后續(xù)發(fā)送IQ數(shù)據(jù)準(zhǔn)備好數(shù)據(jù)doutb，同時(shí)狀態(tài)機(jī)跳轉(zhuǎn)至下一個(gè)狀態(tài)。

圖6 控制模塊狀態(tài)轉(zhuǎn)移圖

（3）RX_I：接收實(shí)部數(shù)據(jù)I（來源于doutb的部分比特），完成RXFRAME的賦值；按照?qǐng)D4和圖5時(shí)序給RBDP和RXFRAME賦值，完成賦值之后，狀態(tài)機(jī)跳轉(zhuǎn)至下一個(gè)狀態(tài)。

（4）RX_Q：接收虛部數(shù)據(jù)Q（來源于doutb的另一部分比特），完成addrb的自增運(yùn)算；按照?qǐng)D4和圖5時(shí)序給RBDP賦值，txen有效，則addrb自增，根據(jù)讀存儲(chǔ)器數(shù)據(jù)狀態(tài)發(fā)出乒乓中斷，若停止標(biāo)志fi nish有效，則狀態(tài)機(jī)轉(zhuǎn)移至FINISH，否則跳轉(zhuǎn)至RX_I。

（5）FINISH：產(chǎn)生結(jié)束中斷信號(hào)，寄存器復(fù)位，狀態(tài)機(jī)轉(zhuǎn)移至IDLE。等待基帶系統(tǒng)做出中斷處理，利用SPI總線重新配置寄存器。

3.4仿真驗(yàn)證結(jié)果

為了驗(yàn)證該模塊工作的正確性，搭建了testbench隨機(jī)測試平臺(tái)并借助VCS仿真完成測試，圖7和圖8給出了部分仿真時(shí)序。

仿真時(shí)序圖作簡要說明：在圖7、圖8中，hclk、hrst_n為AHB總線工作時(shí)鐘和復(fù)位信號(hào)，其它如SPI和AHB總線控制信號(hào)為方便查看波形沒有列出。start、mclk、rbdp、rxframe、rfmodel_irq、irq_state、irq_state_w1c分別是接收使能、接收時(shí)鐘、數(shù)據(jù)輸出、模式標(biāo)志（MIMO或SISO）、中斷輸出，其中1為后綴表示通道1，2為后綴表示通道2，為節(jié)約圖表的篇幅，信道1工作在MIMO模式下，信道2工作在SISO模式下。由仿真時(shí)序可知本模塊功能正確，方法可行。

3.5系統(tǒng)的優(yōu)化

本文提出的基于模擬射頻原型驗(yàn)證平臺(tái)主要針對(duì)通用ASIC原型驗(yàn)證平臺(tái)做了如下幾點(diǎn)優(yōu)化。

（1）系統(tǒng)驗(yàn)證更高效：在圖2中，IQ測試數(shù)據(jù)存儲(chǔ)于大容量DDR存儲(chǔ)器中，外接CPU控制芯片利用AHB總線對(duì)兩塊存儲(chǔ)器采用乒乓讀寫的方法，數(shù)據(jù)可不間斷處理，提高了測試效率。

（2）系統(tǒng)驗(yàn)證更靈活：本文設(shè)計(jì)的模擬射頻模塊可根據(jù)測試需要靈活配置，可以模擬實(shí)際通信場景下的單信道或雙信道，支持FDD_LTE/TDD_LTE/TDSCDMA模式下多天線（MIMO）或單天線（SISO）的數(shù)據(jù)處理流程，其次對(duì)AHB總線時(shí)鐘采用對(duì)數(shù)分頻的方式，以2～64分頻使基帶系統(tǒng)按比率降速運(yùn)行來分別模擬實(shí)際通信LTE模式下20 MHz～1.4 GHz帶寬、TD-SCDMA模式下的數(shù)據(jù)傳輸場景。

（3）系統(tǒng)驗(yàn)證更可靠：芯片RTL代碼不經(jīng)大幅修改即可在模擬射頻平臺(tái)上完成基帶芯片大部分的功能驗(yàn)證，這在一定程度上保證了RTL移植前后功能的等價(jià)性，有助于提高原型驗(yàn)證系統(tǒng)的可靠性和流片成功率。

4　結(jié)論

圖4 SISO模式下數(shù)據(jù)發(fā)送時(shí)序

圖5 MIMO模式下數(shù)據(jù)發(fā)送時(shí)序

本文的創(chuàng)新點(diǎn)在于提出了一種在ASIC原型驗(yàn)證平臺(tái)FPGA和射頻芯片數(shù)據(jù)交互過程中高帶寬下數(shù)據(jù)速率不一致的解決方法，使得相對(duì)于真實(shí)射頻芯片下的原型驗(yàn)證更加可靠，雖然在一定程度上增加了RTL的編碼及測試的任務(wù)量，但仍不失為一種較好的解決FPGA與射頻芯片高速數(shù)據(jù)匹配問題的優(yōu)選方案。

圖7 20 MHz帶寬下1信道MIMO 2信道SISO數(shù)據(jù)發(fā)送時(shí)序

圖8 2 MHz帶寬下1信道MIMO 2信道SISO數(shù)據(jù)發(fā)送時(shí)序

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FPGA-based Imitate RF in the Application of ASIC Prototyping System

SHANG Yang, WANG Qianzhu
(Chongqing University of Post and Telecommunication, School of Communication and Information Engineering, Chongqing 400065, China)

Abstract:In the process of verifying ASIC prototype, FPGA plays an important role due to its reprogrammable characteristics, however FPGA-based ASIC prototyping platform cannot matching the highbandwidth data processing fl ow because of its low performance, especially when FPGA interacts with RF, this paper present an FPGA-based imitate RF method to solve this problem. Firstly the paper introduced the background of imitate RF, and then it analyzed the design ideas and structure of imitate RF. Finally it was implemented by Verilog HDL and simulated through VCS, result show that the method is simple, fl exible and reliable, and can provide appropriate data rate for baseband system.

Keywords:ASIC; prototype verifi cation; FPGA; RF; Verilog HDL

中圖分類號(hào)：TN492

文獻(xiàn)標(biāo)識(shí)碼：A

文章編號(hào)：1681-1070（2015）10-0016-04

收稿日期：2015-5-25

作者簡介：

商 陽（1989—），男，碩士研究生，主要研究方向?yàn)橐苿?dòng)通信技術(shù)；

王茜竹（1975—），女，碩士生導(dǎo)師，重慶郵電大學(xué)通信與信息工程學(xué)院高級(jí)工程師，主要從事手機(jī)基帶芯片算法的研究工作。