李曉蓉，周昕杰（中國電子科技集團公司第58研究所，江蘇 無錫 214035）

0.13 μm CMOS工藝抗輻射觸發(fā)器優(yōu)化設(shè)計

李曉蓉，周昕杰
（中國電子科技集團公司第58研究所，江蘇 無錫 214035）

摘 要：隨著體硅CMOS工藝尺寸不斷減小、集成度不斷提高，電路受到單粒子輻射效應(yīng)的影響會變得越來越嚴重。在大尺寸工藝條件下常用的DICE結(jié)構(gòu)觸發(fā)器結(jié)構(gòu)，在受到單粒子效應(yīng)影響后，會產(chǎn)生一定脈寬的擾動并傳輸至下一級，對整個電路的可靠性產(chǎn)生影響。為消除上述影響，采用了C單元結(jié)構(gòu)對觸發(fā)器的輸出端口進行優(yōu)化設(shè)計，將原有的一個結(jié)點輸出結(jié)構(gòu)優(yōu)化為利用兩個互補的存儲結(jié)點作為C單元結(jié)構(gòu)的輸入。利用仿真手段對優(yōu)化后的結(jié)構(gòu)進行驗證，證明了優(yōu)化后的結(jié)構(gòu)有很好的抗擾動能力，同時通過優(yōu)化版圖設(shè)計，提升觸發(fā)器結(jié)構(gòu)的抗輻射能力。經(jīng)過此次對觸發(fā)器的優(yōu)化設(shè)計，為今后超深亞微米抗輻射電路的設(shè)計提供了借鑒。

關(guān)鍵詞：輻射效應(yīng)；抗輻射設(shè)計；觸發(fā)器

1　引言

隨著我國航天事業(yè)的不斷發(fā)展，集成電路在空間環(huán)境中的應(yīng)用越來越多，這就對電路在輻射環(huán)境中的可靠性提出了很高的挑戰(zhàn)。目前，被大家熟知的輻射效應(yīng)包括：總劑量效應(yīng)和單粒子效應(yīng)[1]。隨著體硅CMOS工藝尺寸不斷減小、集成度不斷提高，電路受總劑量效應(yīng)的某些影響會有所改善，但受單粒子效應(yīng)的影響會愈加嚴重。特別是對低壓、高頻電路而言，單粒子效應(yīng)會導(dǎo)致整個電路數(shù)據(jù)傳輸出錯，導(dǎo)致電路失效、可靠性降低。所以，國內(nèi)外對單粒子效應(yīng)展開了很多的研究[2～4]。

此次，針對大尺寸條件下常用的雙互鎖（DualInterlocked storage Cell, DICE）觸發(fā)器加固結(jié)構(gòu)[5]，基于0.13 μm體硅CMOS工藝條件，分析了該觸發(fā)器在低壓、高頻工作條件下抗單粒子輻射效應(yīng)的缺陷，并對原有的DICE結(jié)構(gòu)進行了優(yōu)化。通過仿真分析及輻射實驗，證明了優(yōu)化后的觸發(fā)器結(jié)構(gòu)抗單粒子輻射效應(yīng)的能力優(yōu)于原有的DICE觸發(fā)器結(jié)構(gòu)。此次優(yōu)化設(shè)計研究，為今后超深亞微米抗輻射電路的設(shè)計提供了借鑒。

2　DICE觸發(fā)器介紹

2.1DICE觸發(fā)器抗輻射性能介紹

DICE觸發(fā)器的加固設(shè)計中，完全采用單管反相器構(gòu)成反饋回路，獲得一個抗輻射的鎖存結(jié)構(gòu)。這種加固存儲單元的設(shè)計，采用了4結(jié)點的冗余鎖存，結(jié)構(gòu)如圖1所示。圖中采用了兩個傳統(tǒng)的交叉藕合的反相鎖存結(jié)構(gòu)N0-P1、N2-P3和兩個雙向連接反饋反相器結(jié)構(gòu)N1-P2和N3-P0。4個結(jié)點X0/X1/X2/X3存儲了兩對互補的數(shù)據(jù)（如1010或者0101），可以通過傳輸門的同時存取來進行讀/寫操作。

圖1 DICE結(jié)構(gòu)存儲單元

單元中有4個結(jié)點存儲邏輯狀態(tài)，其中每個結(jié)點的狀態(tài)都由相鄰對角的結(jié)點控制，而這對角的結(jié)點并不互相聯(lián)系，它們的狀態(tài)也由其他相鄰對角結(jié)點的狀態(tài)控制。當(dāng)單粒子效應(yīng)影響X0～X3其中某一個結(jié)點狀態(tài)時，該結(jié)點的狀態(tài)雖然會發(fā)生變化，但當(dāng)單粒子效應(yīng)消失后，由于其他結(jié)點的狀態(tài)沒有改變，該結(jié)點會受到相鄰狀態(tài)的影響，而恢復(fù)到受單粒子效應(yīng)影響前的狀態(tài)，從而保證了存儲數(shù)據(jù)不變。

在大尺寸工藝條件下，由于電路的工作頻率低、工作電壓高、結(jié)點寄生電容大，DICE加固觸發(fā)器結(jié)構(gòu)能夠提供很好的抗輻射性能，滿足抗輻射電路設(shè)計的需要。但是，當(dāng)進入超深亞微米工藝條件后，電路的工作頻率增加、工作電壓降低、結(jié)點寄生電容減小，導(dǎo)致DICE加固觸發(fā)器結(jié)構(gòu)的抗輻射性能下降。

2.2DICE觸發(fā)器抗輻射缺陷分析

大尺寸工藝條件下的DICE結(jié)構(gòu)觸發(fā)器如圖2，當(dāng)X0～X3中的輸出結(jié)點受到單粒子效應(yīng)的影響，會產(chǎn)生一定脈寬的擾動，該擾動如果傳出觸發(fā)器，會對下一結(jié)點的狀態(tài)產(chǎn)生影響。該現(xiàn)象的仿真波形如圖3所示。該仿真結(jié)果采用的是單粒子效應(yīng)電流雙指數(shù)模型，結(jié)合中芯國際0.13 μm體硅CMOS器件模型參數(shù)得到。

圖2 大尺寸工藝的DICE觸發(fā)器結(jié)構(gòu)

從圖3（a）中可以看出：當(dāng)數(shù)據(jù)端D輸入為低電平信號時，由于X結(jié)點受單粒子效應(yīng)的影響，使得在觸發(fā)器輸出端Q引入了一定脈寬的高電平。同樣，從圖3（b）中可以看出：當(dāng)數(shù)據(jù)端D輸入為高電平信號時，由于X結(jié)點受單粒子效應(yīng)的影響，使得在觸發(fā)器輸出端Q引入了一定脈寬的低電平。在超深亞微米工藝條件下，由于電路規(guī)模龐大、邏輯更為復(fù)雜。如果受單粒子擾動產(chǎn)生的脈寬傳入后面的邏輯，會對后面的邏輯產(chǎn)生影響，從而給整個電路帶來不可預(yù)知的影響。所以，必須通過設(shè)計手段消除單粒子效應(yīng)對輸出端Q產(chǎn)生的脈沖擾動。

3　抗輻射觸發(fā)器優(yōu)化設(shè)計

為消除單粒子效應(yīng)對輸出端的脈沖擾動，我們將在數(shù)據(jù)輸出端之前采用Muller提出的C單元[6]進行抗單粒子效應(yīng)加固。

C單元結(jié)構(gòu)如圖4所示，當(dāng)兩個輸入端A和B狀態(tài)相同時，輸出端E的狀態(tài)才會改變，此時，C單元相當(dāng)于一個反相器。如果，A和B的狀態(tài)不相同，E則保持原有的狀態(tài)不變。

Mongkolkachit等人首先將C單元用于抗輻射電路[7]，設(shè)計出一種保護門電路，如圖5所示。圖中Delay電路的加入，使得保護門起到了濾波的作用，提高了電路抗SET效應(yīng)的能力，但降低了工作頻率。而Al Tarawneh等人也驗證了C元素能使電路獲得較好的抗單粒子效應(yīng)的能力[8]。

圖3 DICE結(jié)構(gòu)輸出受單粒子擾動仿真波形

圖5 保護門電路

采用C單元優(yōu)化后的觸發(fā)器結(jié)構(gòu)如圖6所示。在優(yōu)化后的觸發(fā)器結(jié)構(gòu)中，我們在第一級的輸出端采用雙結(jié)點結(jié)合CLK信號作為第二級的輸入。而在第二級的輸出采用了兩個互補結(jié)點作為C單元結(jié)構(gòu)的輸入。并利用C單元的原理，可以濾除單粒子效應(yīng)產(chǎn)生的擾動輸出至Q端口，從而對下一級輸入信號產(chǎn)生影響。

對優(yōu)化后的結(jié)構(gòu)，我們同樣采用單粒子效應(yīng)電流雙指數(shù)模型結(jié)合中芯國際0.13 μm體硅CMOS器件模型參數(shù)進行仿真。仿真結(jié)構(gòu)如圖7所示。

圖6 采用C單元優(yōu)化后的觸發(fā)器結(jié)構(gòu)

圖7 優(yōu)化結(jié)構(gòu)輸出受單粒子擾動仿真波形

將圖3和圖7的仿真結(jié)果進行比較，可以得出：圖3所示的DICE結(jié)構(gòu)的仿真結(jié)果會將X結(jié)點上的單粒子效應(yīng)擾動輸出至下一邏輯。在低壓、高頻的超深亞微米電路時代，該點的單粒子效應(yīng)擾動必然會對電路的可靠性產(chǎn)生影響。而采用C單元優(yōu)化后的觸發(fā)器結(jié)構(gòu)，將單粒子效應(yīng)產(chǎn)生的擾動屏蔽，對下一級的輸入信號不會產(chǎn)生干擾，在滿足電路抗單粒子效應(yīng)的同時，也提高了電路的可靠性，使得觸發(fā)器抗輻射效應(yīng)的能力較之前的DICE結(jié)構(gòu)有所提升，滿足了超深亞微米抗輻射電路設(shè)計的需要。

4　抗輻射觸發(fā)器的版圖設(shè)計

此次設(shè)計的抗輻射觸發(fā)器版圖結(jié)構(gòu)如圖8所示。在版圖設(shè)計時，我們考慮了抗總劑量效應(yīng)輻射及抗單粒子效應(yīng)輻射加固方案。

圖8 抗輻射觸發(fā)器版圖設(shè)計

對于總劑量效應(yīng)加固，我們采用具有自主知識產(chǎn)權(quán)的大頭條型MOS器件結(jié)構(gòu)，消除了器件內(nèi)源/漏端的漏電通路。同時，在器件的外圍采用了保護環(huán)結(jié)構(gòu)，消除了器件與器件之間的漏電通路。對于單粒子效應(yīng)加固，我們采用的方案是將互補的敏感結(jié)點在版圖上進行物理隔離，并分開較大的距離。同時在尺寸較大的MOS畫法上，采用多管組合的版圖畫法，保持器件驅(qū)動能力的同時分散器件的敏感點，從而達到抗單粒子效應(yīng)的目的。

5　小結(jié)

本文首先分析了在大尺寸工藝條件下采用DICE結(jié)構(gòu)觸發(fā)器用于高頻、低電壓的超深亞微米抗輻射電路時會遇到的問題。由于工作電壓降低、結(jié)點寄生電容減小、工作頻率增加，單粒子效應(yīng)對觸發(fā)器輸出結(jié)點的擾動會轉(zhuǎn)化為一定脈寬的擾動，傳輸給下一邏輯的輸入，從而對電路的可靠性產(chǎn)生影響。

而采用C單元優(yōu)化后的觸發(fā)器結(jié)構(gòu)，將單粒子效應(yīng)產(chǎn)生的擾動屏蔽，對下一級的輸入信號不會產(chǎn)生干擾，在滿足電路抗單粒子效應(yīng)的同時，也提高了電路的可靠性。使得觸發(fā)器抗輻射效應(yīng)的能力較之前的DICE結(jié)構(gòu)有所提升，滿足了超深亞微米抗輻射電路設(shè)計的需要。經(jīng)過此次對觸發(fā)器的優(yōu)化設(shè)計，為今后超深亞微米抗輻射電路的設(shè)計提供了借鑒。

參考文獻：

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Improved Design of Radiation-Hardened Flip Flop in 0.13 μm Technology

LI Xiaorong, ZHOU Xinjie
(China Electronics Technology Group Corporation No.58 Research Institute, Wuxi 214035, China )

Abstract:As the line width of CMOS technology is decreased, the density is increased; the influence of single event effect which the circuits suffered is more and more serious. The DICE fl ip-fl op which usually use in big line width of CMOS technology will transfer a few pulse width disturbance to the next logic when suffered the single event effect. It will influence the reliability of circuits. For eliminating above phenomenon, we optimized the export using C-cell, and we substituted two complementary nodes as C-cell’s input signal for a node export, original. We validate the new structure using a way of simulation analysis, and proved the new structure have a good ability for radiation hardening. And we improved the layout design way for enhancing the ant-radiation ability of fl ip-fl op. Though this improved design of fl ip-fl op, it supplies a well base for the design of radiation hardened circuits in future.

Keywords:radiation effect; radiation hardened design; fl ip-fl op

中圖分類號：TN303

文獻標(biāo)識碼：A

文章編號：1681-1070（2015）10-0026-04

收稿日期：2015-6-4

作者簡介：

李曉蓉（1987—），女，江蘇張家港人，本科，電子科學(xué)與技術(shù)專業(yè)，現(xiàn)從事集成電路設(shè)計工作。