李勇　袁林

摘 要：以Altera的QuartusⅡ?yàn)殚_發(fā)平臺(tái)，在FPGA芯片中設(shè)計(jì)實(shí)現(xiàn)3×3窗口中值濾波器，結(jié)合選定的中值濾波算法，主要針對(duì)在進(jìn)入比較單元前的數(shù)據(jù)讀取部分進(jìn)行優(yōu)化設(shè)計(jì)，提出了構(gòu)建雙極隨機(jī)存儲(chǔ)器BRAM實(shí)現(xiàn)數(shù)據(jù)讀取和構(gòu)建D觸發(fā)器實(shí)現(xiàn)數(shù)據(jù)串入并出兩種數(shù)據(jù)讀取設(shè)計(jì)。

關(guān)鍵詞：FPGA；中值濾波；數(shù)據(jù)讀取；BRAM；D觸發(fā)器

中圖分類號(hào)：TN919 文獻(xiàn)標(biāo)識(shí)碼：A

Abstract：Based on the FPGA- platform for application software design and implementation QuartusⅡ made the 3×3 window median filter.The design combined with selected median filtering algorithm， mainly for the data read section before entering the compare unit to optimize the design，proposed to explain the two kinds of data read design which build a bipolar random BRAM memory data read and build data string into the D flip-flop.

Keywords：FPGA；median filtering；data read；BRAM；D flip-flop

1 引言（Introduction）

非線性對(duì)自然界的描述更接近于實(shí)物的本原，因而其處理效果更加準(zhǔn)確[1]。中值濾波是一種非線性濾波，中值濾波器在應(yīng)用于去除脈沖噪聲方面具有獨(dú)特的優(yōu)勢(shì)，中值濾波算法也在向運(yùn)算次數(shù)更少、運(yùn)算時(shí)間更短、更高效的目標(biāo)邁進(jìn)。FPGA也正因?yàn)樗母呒?，高性能，高靈活性，低功耗和低價(jià)格被廣泛應(yīng)用在科技產(chǎn)品的開發(fā)上。本文基于Cyclone EP1C6Q240C8的FPGA硬件平臺(tái)，應(yīng)用Altera公司的Quartus II開發(fā)軟件來對(duì)濾波器設(shè)計(jì)實(shí)現(xiàn)，主要結(jié)合改進(jìn)的中值濾波算法研究在比較單元處理之前圖像數(shù)據(jù)讀取的微觀設(shè)計(jì)。

2 中值濾波器的中值濾波算法（The median filtering algorithm of median filter）

傳統(tǒng)中值濾波算法的實(shí)現(xiàn)是對(duì)窗口內(nèi)像素點(diǎn)值進(jìn)行全排序，排序的過程是對(duì)像素作比較和交換的過程，比較次數(shù)是影響排序速度的重要原因[2]。例如對(duì)包含m（奇數(shù)）個(gè)像素?cái)?shù)的窗口數(shù)列需要經(jīng)過m（m-1）/2次比較，而第（m+1）/2比較的得值即為中值，整個(gè)過程的時(shí)間復(fù)雜度是O（m2）。假若處理一副352×288的灰度圖像，采用3×3方形窗口得出一個(gè)中值需比較36次，這對(duì)于將要處理的101376個(gè)像素值來講從運(yùn)算量和處理時(shí)間方面都將是很大的負(fù)擔(dān)。

改進(jìn)的中值濾波算法有三步：第一步，對(duì)3×3窗口每行采取由小到大比較排列，因每行進(jìn)行三次比較，共需比較九次，記錄出每行的小、中、大值；第二步，再對(duì)各列采取縱向由小到大比較排列，也需比較九次得出行最小值中的最大值，行中間值中的中值，和行最大值中的最小值；第三步，對(duì)前一步得出的三個(gè)值比較得出的中間值就是整個(gè)窗口數(shù)列的中值。

如表1所示結(jié)果，實(shí)驗(yàn)在windows環(huán)境下（intel i5-3470 4G內(nèi)存）采用Borland C++ Builder6.0編程驗(yàn)證常規(guī)中值濾波算法和改進(jìn)的中值濾波算法，改進(jìn)中值濾波算法在處理速度上較常規(guī)中值濾波算法具有較大優(yōu)勢(shì)。本文中值濾波器根據(jù)實(shí)時(shí)性要求等綜合考慮采取改進(jìn)的中值濾波算法，有利于精簡(jiǎn)比較次數(shù)，減少處理時(shí)間和資源消耗。

3 基于FPGA的中值濾波器的設(shè)計(jì)綜述（Summary of median filter design based on FPGA）

首先編制中值濾波器的HDL或原理圖輸入，并使用行為級(jí)仿真及時(shí)糾錯(cuò)；其次，綜合分析成本、處理速度、實(shí)現(xiàn)效果和功耗等因素生成數(shù)字邏輯連接；再次，進(jìn)行邏輯布線，進(jìn)一步使用Modelsim進(jìn)行仿真修正，若仍無法修改的則可返回上一步再次綜合，反復(fù)修正直至得出較滿意的布局布線；然后，時(shí)序分析，為各器件分配適合的時(shí)序，采用時(shí)序仿真，并反復(fù)校正已達(dá)到逼近時(shí)序的理想設(shè)置，確保時(shí)序分配不沖突；最后，以PS或JTAG方式把bit文件載入FPGA芯片。中值濾波器的工作分為三大塊，第一部分為讀取數(shù)據(jù)，讀入數(shù)據(jù)到3×3滑動(dòng)窗口中，再將數(shù)據(jù)分別放入寄存器中，這部分涉及到BRAM、D觸發(fā)器、計(jì)數(shù)器和SRAM等邏輯部件；第二部分為比較單元，主要有行比較、列比較和對(duì)角線比較，它主要涉及三點(diǎn)比較器、觸發(fā)器等；第三部分為記錄中值并輸出。

4 中值濾波器在FPGA實(shí)現(xiàn)中的數(shù)據(jù)讀取設(shè)計(jì) （The design of median filter data read in FPGA implementations）

4.1 構(gòu)建雙極隨機(jī)存儲(chǔ)器BRAM實(shí)現(xiàn)數(shù)據(jù)讀取

因?yàn)V波器使用3×3窗口，所以在EP1C6Q240C8板上擴(kuò)展構(gòu)建32×25344的大BRAM一塊（將在VGA顯示器上呈現(xiàn)一幀352×288像素大小的圖像）和8×352的小BRAM三塊。從大BRAM到小BRAM每次僅讀出1個(gè)數(shù)據(jù)，待所有數(shù)據(jù)都讀完會(huì)消耗大量時(shí)序，因此為實(shí)現(xiàn)高效利用，將數(shù)據(jù)在小BRAM中寄于蓄勢(shì)待發(fā)的狀態(tài)，即第一行BRAM1、第二行BRAM2的數(shù)據(jù)全部讀入，同時(shí)第三行BRAM3的前兩個(gè)數(shù)據(jù)輸入的狀態(tài)。只要BRAM3的第三個(gè)數(shù)據(jù)一到位，立刻使3×3窗口“充滿”，使寄存器的九個(gè)數(shù)據(jù)同時(shí)送入數(shù)據(jù)比較單元。類推下去，當(dāng)BRAM3的第4個(gè)數(shù)據(jù)讀入時(shí)，此時(shí)已“充滿”的窗口等同于向右側(cè)滑動(dòng)了一個(gè)數(shù)據(jù)單位。以此類推，BRAM3讀滿以后再次從BRAM1開始讀入數(shù)據(jù)，用新的數(shù)據(jù)覆蓋舊數(shù)據(jù)，BRAM1的前兩個(gè)數(shù)據(jù)輸入后即進(jìn)入準(zhǔn)備狀態(tài)。當(dāng)BRAM1的第三個(gè)數(shù)據(jù)一到位，立刻使3×3窗口“充滿”，使寄存器的九個(gè)數(shù)據(jù)同時(shí)送入數(shù)據(jù)比較單元。三個(gè)小BRAM送左往右同一位置數(shù)據(jù)縱向合為一個(gè)數(shù)據(jù)組送入對(duì)應(yīng)順序的三個(gè)寄存器中，為了使控制器清楚工作的三個(gè)寄存器的位置，可以設(shè)置計(jì)數(shù)器進(jìn)行0、1、2的循環(huán)將九個(gè)寄存器的三組進(jìn)行對(duì)應(yīng)。如此反復(fù)，周而復(fù)始。

4.2 構(gòu)建D觸發(fā)器實(shí)現(xiàn)數(shù)據(jù)從SRAM的串入并出

SRAM具有處理時(shí)間快、工作效率高等特點(diǎn)，在與FPGA配設(shè)時(shí)存取了待處理的圖像數(shù)據(jù)。FPGA因一個(gè)時(shí)鐘周期僅讀取一個(gè)數(shù)據(jù)，采用串入并出不失為一副良策。如圖3所示，設(shè)計(jì)了12個(gè)D觸發(fā)器與一個(gè)三進(jìn)制計(jì)數(shù)器，計(jì)數(shù)器可以0—2計(jì)數(shù)，當(dāng)記錄讀取了三個(gè)值后D觸發(fā)器工作，相當(dāng)于移位寄存器第一列推入第二列，層層遞推，以致第二、三、四列D觸發(fā)器形成的3×3窗口的九個(gè)數(shù)據(jù)輸出，進(jìn)入比較單元。另當(dāng)有新的一列三個(gè)數(shù)據(jù)輸入后，相當(dāng)于窗口靠右滑動(dòng)了一個(gè)單位。這種數(shù)據(jù)串行輸入、并行輸出有助于縮短數(shù)據(jù)的處理時(shí)間，特別能夠滿足實(shí)時(shí)圖像的處理的需要。

5 結(jié)論（Conclusion）

基于FPGA實(shí)現(xiàn)對(duì)中值濾波器的設(shè)計(jì)開發(fā)需要考慮算法、軟硬件資源條件等復(fù)雜因素，結(jié)合工程實(shí)踐情況在對(duì)比較單元前的數(shù)據(jù)讀取部分，因地制宜提出了構(gòu)建雙極隨機(jī)存儲(chǔ)器BRAM實(shí)現(xiàn)數(shù)據(jù)讀取和構(gòu)建D觸發(fā)器實(shí)現(xiàn)數(shù)據(jù)串入并出兩種數(shù)據(jù)讀取設(shè)計(jì)，數(shù)據(jù)讀取的質(zhì)量和速度都較為理想。本設(shè)計(jì)較為實(shí)用，適宜相互學(xué)習(xí)、交流和研究。

參考文獻(xiàn)（References）

[1] 程卓.基于采樣的非線性濾波方法綜述[J].軟件工程師，2010（6）：45-47.

[2] 李新春，趙璐.基于中值濾波算法濾波器的FPGA實(shí)現(xiàn)[J].計(jì)算機(jī)系統(tǒng)應(yīng)用，2011，20（9）：82-83.

[3] Suil K P，Mahapatra K K.A lossless image compress techniqueusing simple arithmetic operations and its FPGA implementation[C].ICIT 2006 IEEE International conference，America，2006：2211-2216.

作者簡(jiǎn)介：

李 勇（1982-），男，碩士，講師，技師.研究領(lǐng)域：電子與通信工程.

袁 林（1978-），女，碩士，講師，技師.研究領(lǐng)域：計(jì)算機(jī)應(yīng)用.