貴州航天計(jì)量測試技術(shù)研究所 劉 興 杜 勇

0 引言

捷變頻率源在雷達(dá)、通信、電子對抗等領(lǐng)域中的應(yīng)用十分廣泛，是決定電子系統(tǒng)性能的關(guān)鍵設(shè)備。隨著現(xiàn)代軍事、國防及無線通信事業(yè)的不斷發(fā)展，電子系統(tǒng)對頻率合成器的換頻時間、雜散、相位噪聲等指標(biāo)提出了越來越高的要求。

傳統(tǒng)的間接頻率合成技術(shù)通常由鎖相環(huán)電路實(shí)現(xiàn)，由于鎖相環(huán)中的鎖相反饋環(huán)路固有的延時特性使其頻率變換時間較慢，無法滿足快捷變的要求；而直接頻率合成技術(shù)雖然輸出信號相噪好、變頻速度快，但是此類頻率源的體積大、功耗高，且成本難以控制[1]。

本文采用直接數(shù)字頻率合成（DDS）與直接頻率合成相結(jié)合的方案來實(shí)現(xiàn)捷變頻頻率合成器。即采用DDS輸出的中頻信號和步進(jìn)為50MHz的4個點(diǎn)頻本振信號分別進(jìn)行下混頻，并通過小型化濾波器開關(guān)組件濾除雜散。該頻率源的分辨率為1kHz、頻率帶寬200MHz、相位噪聲優(yōu)于-120dBc/Hz@10KHz、跳頻時間不超過1μs，滿足頻率捷變的要求，并且該頻率合成器較傳統(tǒng)的頻率合成器明顯的優(yōu)勢就是體積小，便于工程應(yīng)用。

1 捷變頻頻率合成器設(shè)計(jì)方案

1.1 設(shè)計(jì)指標(biāo)要求

本設(shè)計(jì)的具體設(shè)計(jì)指標(biāo)如下所示：

a)跳頻時間：＜1μs；

b)頻率分辨率：1kHz；

c)頻率范圍：600MHz～800MHz；

d)相位噪聲：≤-120dBc/Hz@10KHz；

e)雜散抑制：≤-60dBc。

1.2 頻率捷變方案

捷變頻頻率合成器的原理圖如圖1所示。

圖1 捷變頻率合成器的原理圖

本設(shè)計(jì)采用FPGA作為整個系統(tǒng)的CPU，控制DDS工作在并行數(shù)據(jù)端口調(diào)制模式下，產(chǎn)生帶寬為50MHz的中頻信號，DDS產(chǎn)生的信號與不同的本振信號進(jìn)行下混頻。在混頻器輸出端，F(xiàn)PGA控制微波開關(guān)選擇不同的輸出通道，將輸出信號帶寬擴(kuò)展為600MHz～800MHz，從而實(shí)現(xiàn)頻率范圍指標(biāo)要求。

本設(shè)計(jì)中的本振信號采用直接頻率合成方式實(shí)現(xiàn)，并通過微波開關(guān)進(jìn)行頻率切換。其相位噪聲優(yōu)于-132dBc/Hz@10kHz。

2 關(guān)鍵指標(biāo)分析

2.1 跳頻時間的分析

本文采用直接數(shù)字頻率合成（DDS）與直接頻率合成相結(jié)合的方案來設(shè)計(jì)捷變頻率合成器。本文選用的DDS為AD9910，該芯片支持高達(dá)1GHz的采樣速率，內(nèi)置14位DAC，能夠產(chǎn)生頻率高達(dá)400MHz的正弦波信號，頻率分辨率可達(dá)0.23Hz。該芯片在并行數(shù)據(jù)端口調(diào)制模式下，頻率控制字輸入DDS至其DAC輸出需要的時間為103個參考時鐘周期[2]。本設(shè)計(jì)的DDS芯片的參考時鐘周期為1GHz。理論上，DDS接收到頻率控制字到DDS芯片輸出信號的時間為103ns。

由圖1可知，捷變頻頻率合成器頻率切換的時間還與微波開關(guān)切換時間和濾波器的延時有關(guān)，微波開關(guān)由FPGA并行控制的，本設(shè)計(jì)選用的微波開關(guān)切換時間約為150ns，濾波器延時約300ns。由于微波開關(guān)和濾波器并行工作，因此頻率切換時間取決于濾波器的延時，理論上，頻率合成器的跳頻時間為DDS芯片輸出信號所需時間與濾波器延時之和，即403ns。

通過上述分析，頻率合成器的頻率切換時間滿足技術(shù)指標(biāo)要求。

2.2 雜散抑制分析

由DDS工作原理可知，當(dāng)參考時鐘為1GHz時，AD9910的輸出帶寬可達(dá)400MHz。理論上，單片DDS就可以實(shí)現(xiàn)帶寬400MHz的頻率跳變，但在實(shí)際當(dāng)中，DDS存在大量的雜散信號分量，這些雜散信號主要有3個來源，一是波形存儲器ROM的量化誤差；二是相位截斷誤差；三是DAC的非理想特性。這些誤差在DDS中是無法避免的，因此雜散也是時刻伴隨主信號的產(chǎn)生而存在的[3]。

AD9910的寬帶不失真動態(tài)范圍（SFDR）如圖2所示。

圖2 AD9910寬帶SFDR與輸出頻率和溫度的關(guān)系

由圖2可知，在溫度恒定的情況下，AD9910的寬帶不失真動態(tài)范圍（SFDR）在輸出頻率在50MHz～100MHz范圍內(nèi)呈遞減趨勢，輸出頻率在100MHz～450MHz范圍內(nèi)，寬帶SFDR隨輸出頻率的增高呈不斷惡化的趨勢[4]，在0～230MHz范圍內(nèi)AD9910的寬帶SFDR＜-60dB,滿足指標(biāo)要求，若選擇0～230MHz帶寬作為輸出信號，其二次諧波為0MHz～460MHz，二次諧波和主信號在信號帶內(nèi)產(chǎn)生混疊，并且會有交調(diào)產(chǎn)物出現(xiàn)，無法將二次諧波濾除。本設(shè)計(jì)選擇100MHz～150MHz作為AD9910的輸出頻段，并使用帶通濾波器將其諧波濾除。

DDS產(chǎn)生的信號頻率范圍為100MHz～150MHz，為了防止諧波和混頻產(chǎn)生的高階交調(diào)信號（主要是三階交調(diào)信號）落入帶通濾波器的通帶內(nèi)，本設(shè)計(jì)選取了頻率為750MHz～900MHz，步進(jìn)為50MHz的4個點(diǎn)頻本振與AD9910產(chǎn)生的信號進(jìn)行下混頻，產(chǎn)生頻率范圍為600MHz～800MHz的信號。對應(yīng)不同的混頻本振，選取合適的帶通濾波器可以濾掉諧波和三階混頻產(chǎn)物，如表1所示。

表1 不同本振下的濾波器帶寬與三階混頻產(chǎn)物帶寬

3 軟件設(shè)計(jì)

本文的軟件設(shè)計(jì)流程圖如圖3所示。

圖3 捷變頻率合成器的軟件流程圖

由圖3可知，本設(shè)計(jì)中FPGA先通過單頻調(diào)制模式產(chǎn)生變頻的底限頻率，再通并行數(shù)據(jù)端口調(diào)制模式更新DDS的頻率控制字，完成在設(shè)定頻率范圍內(nèi)的捷變。

故DDS的輸出頻率可用式(1)表示：

式中：fclock為AD9910的輸入時鐘，F(xiàn)TW1為串口輸入的32位頻率控制字，F(xiàn)TW2為并口輸入的16位捷變頻率控制字[5]。DDS在進(jìn)行頻率捷變時，F(xiàn)TW1為一定值，控制頻率跳變的底限頻率，F(xiàn)TW2為作為頻率捷變控制字，通過FM增益字即FTW2與FTW1的對齊方式來控制頻率跳變的范圍[6]。

本設(shè)計(jì)中DDS的輸入時鐘信號為1GHz，考慮到動態(tài)不失真范圍（SFDR）的影響和頻率分辨率的要求，設(shè)置FM為1100，即式（1）中FTW2的最低位與FTW1的第12位對齊，經(jīng)計(jì)算其頻率分辨率為（212/232）×109Hz=953.7Hz，故其頻率分辨率為1kHz、頻率允許誤差為±477Hz，滿足設(shè)計(jì)指標(biāo)要求。

經(jīng)3.2中分析，本文選擇DDS的捷變頻段為100MHz～150MHz，即DDS輸出信號的跳變頻率底限為100MHz，變頻帶寬為50MHz，故本文設(shè)置FTW1為0x19999999，經(jīng)以上設(shè)置，DDS的輸出頻率跳變范圍100MHz～162.5MHz，但本設(shè)計(jì)只需要50MHz帶寬的DDS輸出信號即100MHz～150MHz，其二次諧波200～300MHz與主頻未發(fā)生混疊，可用帶通濾波器濾除。

4 試驗(yàn)驗(yàn)證

捷變頻率跳變時間測試如圖4所示。

圖4 系統(tǒng)測試圖

4.1 輸出信號跳頻時間測試

捷變頻率跳變時間測試如圖5所示。

圖5 輸出信號調(diào)頻時間測試

圖5 中標(biāo)識1為頻率切換命令觸發(fā)信號，標(biāo)識2為輸出信號，圖中可以看出，切換頻率在同一濾波器帶寬內(nèi)（幾組高速微波開關(guān)未動作），頻率切換觸發(fā)信號到輸出信號從一個頻率切換到另一頻率需要的時間t 1為142ns左右，滿足頻率跳變時間小于500ns的指標(biāo)要求。

由3.1節(jié)的分析可知，捷變頻率在整個帶寬200MHz內(nèi)跳變，其跳變時間還要加上濾波器的延時時間t 2，約為300ns，在這種情況下的頻率切換時間為t 1與t2的和（449ns），滿足頻率跳變時間小于1μs的指標(biāo)要求。

4.2 相位噪聲測試

在8個濾波器通帶內(nèi)任取一個點(diǎn)作為測試點(diǎn)，其相位噪聲測試數(shù)據(jù)如表2所示。

表2 捷變頻頻率合成器相噪測試

4.3 雜散抑制測試

取700MHz輸出信號的雜散測試如圖6所示。

圖6 700MHz信號雜散測試

圖6 中可以看出，信號頻率為700MHz，寬帶雜散優(yōu)于-70dBc，滿足設(shè)計(jì)指標(biāo)要求。

5 結(jié)論

本文設(shè)計(jì)了一種采用FPGA作為系統(tǒng)CPU，利用DDS并行數(shù)據(jù)端口調(diào)制模式實(shí)現(xiàn)系統(tǒng)輸出頻率的捷變，時序控制簡單，可以將頻率跳變時間控制在1μs內(nèi)，跳變速度遠(yuǎn)高于利用DDS單頻調(diào)制模式實(shí)現(xiàn)跳變的速度。本設(shè)計(jì)還通過對DDS寬帶SFDR的分析，考慮到混頻受諧波和混頻產(chǎn)物的影響，利用DDS信號和50MHz步進(jìn)本振混頻的方法，將捷變頻段擴(kuò)展到了200MHz，經(jīng)實(shí)際測試，方案達(dá)到了指標(biāo)要求，有較好的工程實(shí)踐價值。

[1]劉林,田進(jìn)軍.基于DDS和直接頻率合成技術(shù)的超寬帶捷變頻率源設(shè)計(jì)與實(shí)現(xiàn)[J].兵工學(xué)報,2010.

[2]直接數(shù)字頻率合成器AD9910芯片資料.

[3]陳科,葉建芳,馬三涵.基于DDS+PLL頻率合成器的設(shè)計(jì)與實(shí)現(xiàn)[J].電子測量技術(shù),2009.

[4]徐曉東,王西峰.基于高速DDS芯片的寬帶低雜散信號產(chǎn)生器的實(shí)際與實(shí)現(xiàn)[J].雷達(dá)與對抗,2008.

[5]夏允祥,郭德淳,余軍.基于AD9858的快速捷變頻頻率合成器的設(shè)計(jì)[J].現(xiàn)代雷達(dá),2005.

[6]段疑康.基于FPGA的偽隨機(jī)序列發(fā)生器設(shè)計(jì)[M].電子元器件引用,2010.