劉　杰，賽景波

(北京工業(yè)大學(xué)電控學(xué)院，北京100022)

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基于DDR2 SDRAM乒乓雙緩沖的高速數(shù)據(jù)收發(fā)系統(tǒng)設(shè)計(jì)

劉杰，賽景波*

(北京工業(yè)大學(xué)電控學(xué)院，北京100022)

摘要:在高速數(shù)據(jù)收發(fā)系統(tǒng)設(shè)計(jì)中，首先需要解決的問(wèn)題是實(shí)時(shí)數(shù)據(jù)的高速緩存，然而FPGA內(nèi)部有限的存儲(chǔ)資源無(wú)法滿(mǎn)足海量數(shù)據(jù)緩存的要求。為了解決系統(tǒng)中海量數(shù)據(jù)的緩存問(wèn)題，系統(tǒng)創(chuàng)新提出了一種基于DDR2 SDRAM的乒乓雙緩沖設(shè)計(jì)方案。方案設(shè)計(jì)了兩路基于DDR2 SDRAM的大容量異步FIFO，通過(guò)FPGA內(nèi)部選擇邏輯實(shí)現(xiàn)兩條通路間的乒乓操作，從而實(shí)現(xiàn)數(shù)據(jù)的高速緩存。實(shí)驗(yàn)結(jié)果表明，基于DDR2 SDRAM的數(shù)據(jù)收發(fā)系統(tǒng)實(shí)現(xiàn)了每路512 Mbit的緩存空間和200 MHz的總線速率，解決了海量數(shù)據(jù)的高速緩存問(wèn)題。

關(guān)鍵詞:高速數(shù)據(jù)收發(fā);乒乓雙緩沖; DDR2 SDRAM技術(shù);異步FIFO

高速數(shù)據(jù)傳輸是現(xiàn)代信號(hào)處理的基礎(chǔ)，在雷達(dá)、通信、遙測(cè)遙感等技術(shù)應(yīng)用領(lǐng)域得到了廣泛的應(yīng)用。隨著信息科學(xué)的飛速發(fā)展，人們面臨的信號(hào)處理任務(wù)越來(lái)越繁重，對(duì)高速數(shù)據(jù)傳輸?shù)囊笠苍絹?lái)越高。尤其在數(shù)據(jù)傳輸量巨大，數(shù)據(jù)傳輸速率很高的數(shù)據(jù)收發(fā)系統(tǒng)中，由于上位機(jī)的抖動(dòng)會(huì)對(duì)數(shù)據(jù)傳輸?shù)倪B續(xù)性造成極其嚴(yán)重的影響，所以如何對(duì)海量的高速數(shù)據(jù)實(shí)時(shí)數(shù)據(jù)流進(jìn)行高速緩存成為高速數(shù)據(jù)收發(fā)系統(tǒng)設(shè)計(jì)中需要解決的關(guān)鍵問(wèn)題。

高速緩存(Cache Memory)是一種具有極快的讀寫(xiě)速度的存儲(chǔ)芯片，它是大容量固定存儲(chǔ)介質(zhì)和外界接口之間的緩沖器，緩沖器的大小與速度直接影響高速數(shù)據(jù)收發(fā)系統(tǒng)的傳輸速度［1］。作為數(shù)據(jù)緩存，異步FIFO和雙口RAM被廣泛應(yīng)用于不同時(shí)鐘域之間的高性能數(shù)據(jù)傳輸?shù)认到y(tǒng)中。然而FPGA內(nèi)部的存儲(chǔ)器資源有限，無(wú)法滿(mǎn)足海量數(shù)據(jù)緩存的要求，并且出于價(jià)格和性能方面的考慮，大容量的異步FIFO和雙口RAM芯片并非這類(lèi)設(shè)計(jì)的最佳選擇。相比于異步FIFO和雙口RAM而言，DDR2 SDRAM具有工作頻率高、容量大、功耗低、成本低廉等特點(diǎn)，被廣泛應(yīng)用于高速實(shí)時(shí)數(shù)據(jù)傳輸系統(tǒng)中。但是DDR2 SDRAM只有一套數(shù)據(jù)、地址和控制總線，這就意味著一片DDR2 SDRAM在某一時(shí)刻只能進(jìn)行讀或?qū)懸环N操作。所以，如果要利用DDR2 SDRAM構(gòu)成高速緩沖系統(tǒng)，就需要對(duì)系統(tǒng)進(jìn)行相應(yīng)的雙工設(shè)計(jì)。

針對(duì)上述問(wèn)題及原因，本文提出了一種基于DDR2 SDRAM的乒乓雙緩沖設(shè)計(jì)方案。通過(guò)對(duì)兩路并接的DDR2 SDRAM進(jìn)行“乒乓操作”來(lái)完成高速實(shí)時(shí)數(shù)據(jù)的高速緩存。

1　乒乓雙緩沖

高速數(shù)據(jù)收發(fā)系統(tǒng)中，為了給恒速的內(nèi)部數(shù)據(jù)處理與變速的外部數(shù)據(jù)傳輸過(guò)程之間提供適應(yīng)通道，高速緩存電路的設(shè)計(jì)是必不可少的。乒乓雙緩沖是一種常常應(yīng)用于數(shù)據(jù)流控制的處理技巧。實(shí)現(xiàn)乒乓雙緩沖結(jié)構(gòu)的關(guān)鍵是輸入、輸出數(shù)據(jù)選擇單元以及數(shù)據(jù)緩沖模塊的設(shè)計(jì)。本設(shè)計(jì)通過(guò)如下系統(tǒng)模型，實(shí)現(xiàn)了乒乓雙緩沖設(shè)計(jì)目標(biāo)。系統(tǒng)模型如圖1所示。

圖1　乒乓雙緩沖

圖1中，輸入的數(shù)據(jù)流是通過(guò)“輸入數(shù)據(jù)選擇單元”將數(shù)據(jù)等時(shí)分配到兩個(gè)數(shù)據(jù)緩沖模塊，再通過(guò)“輸出數(shù)據(jù)選擇單元”以乒乓操作的方式將數(shù)據(jù)輸出，完成高速實(shí)時(shí)數(shù)據(jù)的乒乓雙緩沖。

1.1輸入輸出選擇單元

乒乓雙緩沖最大特點(diǎn)是通過(guò)“輸入數(shù)據(jù)選擇單元”和“輸出數(shù)據(jù)選擇單元”按節(jié)拍、相互配合的切換，實(shí)現(xiàn)數(shù)據(jù)的不間斷傳輸。因此，乒乓雙緩沖模塊需要解決的關(guān)鍵問(wèn)題是“輸入數(shù)據(jù)選擇單元”和“輸出數(shù)據(jù)選擇單元”之間的無(wú)縫切換。

本設(shè)計(jì)通過(guò)判斷數(shù)據(jù)緩沖模塊的將空、將滿(mǎn)情況來(lái)實(shí)現(xiàn)輸入輸出選擇單元的相互切換。在第一個(gè)緩沖周期，將輸入的數(shù)據(jù)流緩存到數(shù)據(jù)緩沖模塊1上，當(dāng)數(shù)據(jù)緩存模塊1存滿(mǎn)后，第一個(gè)緩沖周期結(jié)束;在第二個(gè)緩沖周期，通過(guò)輸入數(shù)據(jù)選擇單元的切換，將輸入的數(shù)據(jù)流緩存到數(shù)據(jù)緩沖模塊2，同時(shí)，將數(shù)據(jù)緩沖模塊1緩存的第一個(gè)周期的數(shù)據(jù)通過(guò)輸出數(shù)據(jù)選擇單元的選擇，送到32路IO口輸出;在第3個(gè)緩沖周期，再次切換數(shù)據(jù)的輸入與輸出緩沖模塊。如此循環(huán)，周而復(fù)始。

1.2數(shù)據(jù)緩沖模塊

數(shù)據(jù)緩沖模塊由DDR2 SDRAM組成。由于DDR2 SDRAM并沒(méi)有將空、將滿(mǎn)標(biāo)志位，所以為了避免造成數(shù)據(jù)溢出，需要時(shí)刻對(duì)DDR2 SDRAM的內(nèi)部存儲(chǔ)量進(jìn)行有效的判斷。本文參照異步FIFO的內(nèi)部結(jié)構(gòu)，設(shè)計(jì)出了基于DDR2 SDRAM的大容量異步FIFO，作為乒乓雙緩沖的數(shù)據(jù)緩沖模塊。

數(shù)據(jù)緩沖模塊主要由兩塊片上FIFO、時(shí)鐘產(chǎn)生模塊、FIFO控制模塊、DDR2 SDRAM控制器模塊和外部的DDR2 SDRAM構(gòu)成。數(shù)據(jù)緩沖模塊的設(shè)計(jì)模型如圖2所示。

圖2　數(shù)據(jù)緩沖模塊

數(shù)據(jù)緩沖模塊的工作原理:當(dāng)寫(xiě)入使能有效為高電平時(shí)，輸入數(shù)據(jù)DATA_IN在寫(xiě)入時(shí)鐘的上升沿觸發(fā)下寫(xiě)入FIFO_IN中。系統(tǒng)首先進(jìn)入等待狀態(tài)，對(duì)FIFO_IN和FIFO_OUT的空滿(mǎn)信號(hào)進(jìn)行判斷;當(dāng)FIFO控制器檢測(cè)到FIFO_IN將滿(mǎn)時(shí)，開(kāi)始讀取FIFO_IN中的數(shù)據(jù)，同時(shí)按照地址順序遞增的方式通過(guò)DDR2 SDRAM控制器寫(xiě)入到DDR2 SDRAM 中;直到FIFO_IN被取空，系統(tǒng)回到等待狀態(tài)對(duì)下一步的操作進(jìn)行判斷;當(dāng)FIFO控制器檢測(cè)到FIFO_ OUT將空時(shí)，通過(guò)DDR2 SDRAM控制器按照地址順序遞增讀取DDR2 SDRAM中的數(shù)據(jù)，寫(xiě)入到FIFO_OUT中，直到FIFO_OUT被寫(xiě)滿(mǎn)為止。數(shù)據(jù)緩沖模塊的狀態(tài)流程圖如圖3所示。

圖3　數(shù)據(jù)緩沖模塊的狀態(tài)流程圖

DDR2 SDRAM僅有一組地址總線。因此，需要分別記錄讀寫(xiě)操作的地址，對(duì)DDR2 SDRAM的地址總線進(jìn)行分時(shí)復(fù)用。當(dāng)數(shù)據(jù)從FIFO_IN寫(xiě)入到DDR2 SDRAM時(shí)，寫(xiě)地址總線開(kāi)始遞增尋址，同樣當(dāng)數(shù)據(jù)從DDR2 SDRAM讀出到FIFO_OUT時(shí)，讀地址總線開(kāi)始遞增尋址。由于寫(xiě)地址總線和讀地址總線是相互獨(dú)立的，對(duì)DDR2 SDRAM的讀操作快于寫(xiě)操作，必須加入一定限制保證讀地址總是小于寫(xiě)地址，以保證輸出的數(shù)據(jù)有效［2］。同時(shí)，為了乒乓操作對(duì)數(shù)據(jù)緩存模塊的空滿(mǎn)情況進(jìn)行有效的判斷，本設(shè)計(jì)引用FIFO_OUT的空滿(mǎn)標(biāo)志信號(hào)作為數(shù)據(jù)緩存模塊的空滿(mǎn)標(biāo)志信號(hào)。

1.3流水線操作

把乒乓雙緩沖模塊當(dāng)作一個(gè)整體，站在這個(gè)模塊的兩端看數(shù)據(jù)，輸入數(shù)據(jù)流和輸出數(shù)據(jù)流都是連續(xù)不斷的，沒(méi)有任何停頓，因此非常適合對(duì)數(shù)據(jù)流進(jìn)行流水線操作，以高效完成海量實(shí)時(shí)數(shù)據(jù)的無(wú)縫緩沖和傳輸。

流水線設(shè)計(jì)是用于提高所設(shè)計(jì)系統(tǒng)運(yùn)行速度的一種有效的方法。為了保障數(shù)據(jù)的快速傳輸，必須使系統(tǒng)運(yùn)行在盡可能高的頻率上，但由于乒乓操作復(fù)雜的邏輯功能的完成需要較長(zhǎng)的延時(shí)，就會(huì)使系統(tǒng)很難運(yùn)行在高的頻率上。在這種情況下，需要使用流水線技術(shù)，即在長(zhǎng)延時(shí)的邏輯功能模塊中插入觸發(fā)器，使復(fù)雜的邏輯操作分步完成，減少每個(gè)部分的處理延時(shí)，從而使系統(tǒng)的運(yùn)行頻率得以提高。

本設(shè)計(jì)所采用的流水線設(shè)計(jì)實(shí)際上就是把規(guī)模較大、層次較多的組合邏輯電路分為幾級(jí)，在每一級(jí)插入寄存器組暫存中間數(shù)據(jù)［3］。組合邏輯方式和流水線方式的對(duì)比結(jié)構(gòu)如圖4所示。

如圖4所示，DDR2 SDRAM的寫(xiě)操作和讀操作過(guò)程分別包括兩級(jí)延遲:

寫(xiě)操作過(guò)程:

(1)對(duì)FIFO_IN的讀操作T1;

(2)對(duì)DDR2 SDRAM的寫(xiě)操作T2。

圖4　組合邏輯方式和流水線方式的對(duì)比結(jié)構(gòu)

讀操作過(guò)程:

(1)對(duì)DDR2 SDRAM的讀操作T3;

(2)對(duì)FIFO_OUT的寫(xiě)操作T4。

在組合邏輯方式設(shè)計(jì)中，寫(xiě)操作過(guò)程和讀操作過(guò)程分別都是串行操作的，通過(guò)該組合邏輯得到穩(wěn)定的輸出數(shù)據(jù)，需要等待的傳輸延遲τ為:

在流水線方式設(shè)計(jì)中，寫(xiě)操作過(guò)程和讀操作過(guò)程分別都是并行操作的，在操作過(guò)程和讀操作過(guò)程的每一級(jí)插入寄存器后，流水線設(shè)計(jì)的第一級(jí)寄存器所具有的總的延遲為T(mén)1與T2時(shí)延中的最大值。同樣，第二級(jí)寄存器延遲為T(mén)3與T4時(shí)延中的最大值。采用流水線設(shè)計(jì)得到穩(wěn)定的輸出數(shù)據(jù)，需要等待的傳輸延遲τ為:

通過(guò)組合邏輯方式和流水線方式傳輸延遲τ的對(duì)比，可以得出系統(tǒng)運(yùn)行速度通過(guò)運(yùn)用流水線方式得到了顯著提高，從而有效的實(shí)現(xiàn)了對(duì)傳輸數(shù)據(jù)的高速緩沖。

2　多速率切換

為了實(shí)現(xiàn)高速數(shù)據(jù)收發(fā)系統(tǒng)對(duì)不同速率的數(shù)據(jù)流進(jìn)行分時(shí)復(fù)用處理，需要系統(tǒng)能夠產(chǎn)生對(duì)應(yīng)的時(shí)鐘頻率以實(shí)現(xiàn)多速率數(shù)據(jù)傳輸?shù)淖杂汕袚Q。

DCM(Digital Clock Manager)作為時(shí)鐘產(chǎn)生模塊，被廣泛應(yīng)用于高速數(shù)據(jù)收發(fā)系統(tǒng)中以產(chǎn)生所需的各種時(shí)鐘頻率。DCM的配置方式可以分為簡(jiǎn)單的靜態(tài)配置方式和復(fù)雜的動(dòng)態(tài)重配置方式兩種:靜態(tài)配置是指DCM的輸出頻率是事先確定好的，在系統(tǒng)的整個(gè)運(yùn)行過(guò)程中不會(huì)改變;而動(dòng)態(tài)重配置是指系統(tǒng)運(yùn)行過(guò)程中，通過(guò)發(fā)送指令便可以實(shí)時(shí)地通過(guò)改變DCM屬性來(lái)產(chǎn)生特定需要的時(shí)鐘頻率［4］。

通過(guò)對(duì)系統(tǒng)性能的考慮，本系統(tǒng)采用了DCM靜態(tài)配置和動(dòng)態(tài)配置相結(jié)合的方法，來(lái)實(shí)現(xiàn)數(shù)據(jù)流的多速率切換。

如圖5所示，多速率切換模塊首先通過(guò)靜態(tài)配置的方法，利用DCM_BASE產(chǎn)生系統(tǒng)內(nèi)部各模塊所需的時(shí)鐘和復(fù)位信號(hào)，同時(shí)將100 MHz的系統(tǒng)時(shí)鐘經(jīng)過(guò)5分頻得到20 MHz的輸出時(shí)鐘CLK_DV，作為動(dòng)態(tài)配置的驅(qū)動(dòng)時(shí)鐘DCLK傳給動(dòng)態(tài)重配置引腳控制器。

動(dòng)態(tài)重配置引腳控制器不斷地輸入DCLK頻率采樣時(shí)鐘等級(jí)值，通過(guò)SPEED_MODE［3: 0］信號(hào)可以進(jìn)行最多16種不同時(shí)鐘頻率的設(shè)定，當(dāng)SPEED_ MODE［3: 0］有有效地輸入并且速率切換使能信號(hào)SPEED_EN為高電平時(shí)，動(dòng)態(tài)重置引腳控制器開(kāi)始產(chǎn)生對(duì)應(yīng)的DCM_ADV重配置輸入?yún)?shù)DADDR［6: 0］，DI［15: 0］，DWE，DEN和DCLK等［5］。

圖5　多速率切換模塊

DCM_ADV根據(jù)重配置參數(shù)來(lái)動(dòng)態(tài)的產(chǎn)生所需的時(shí)鐘頻率，并向動(dòng)態(tài)重置引腳控制器反饋動(dòng)態(tài)重配置就緒信號(hào)和動(dòng)態(tài)重配置數(shù)據(jù)輸出信號(hào)，從而為下一次的時(shí)鐘配置做好就緒準(zhǔn)備。DCM_ADV模塊的CLKFX _ DRP是動(dòng)態(tài)重配置后的輸出時(shí)鐘，LOCKED信號(hào)指示DCM時(shí)鐘輸出是否有效，即是否輸出正確的頻率。這樣只需改變輸入的時(shí)鐘模式值而不需其他改動(dòng)，便可產(chǎn)生所需的時(shí)鐘頻率CLKFX _DRP，將此時(shí)鐘信號(hào)作為數(shù)據(jù)流的輸入輸出時(shí)鐘，從而實(shí)現(xiàn)系統(tǒng)的多速率切換?；诖朔N設(shè)計(jì)的多速率切換模塊具有較高的靈活性和適應(yīng)性。

3　系統(tǒng)測(cè)試與分析

為了驗(yàn)證所設(shè)計(jì)的高速收發(fā)系統(tǒng)是否能實(shí)現(xiàn)預(yù)期的邏輯功能，就需要對(duì)整個(gè)系統(tǒng)進(jìn)行FPGA板級(jí)的下載測(cè)試，以確保系統(tǒng)設(shè)計(jì)的可行性與可靠性。

3.1系統(tǒng)測(cè)試環(huán)境搭建

整個(gè)系統(tǒng)采用Verilog HDL語(yǔ)言的輸入方式，在Xilinx ISE 13.3平臺(tái)上完成設(shè)計(jì)，并用該公司的Virtex－5系列的XC5VLX110T芯片配合Micron公司的DDR2 SDRAM內(nèi)存MT47H32M16實(shí)現(xiàn)。

為了對(duì)整個(gè)系統(tǒng)的性能進(jìn)行更可靠地驗(yàn)證，本文采用NI公司的PXIe－6544數(shù)字波形發(fā)生器作為整個(gè)數(shù)據(jù)收發(fā)系統(tǒng)的外部測(cè)試環(huán)境。PXIe－6544數(shù)字波形發(fā)生器可以準(zhǔn)確的產(chǎn)生和采集32路的各種速率的數(shù)據(jù)，對(duì)系統(tǒng)的測(cè)試環(huán)境達(dá)到了最佳效果。針對(duì)多速率收發(fā)系統(tǒng)所設(shè)計(jì)的系統(tǒng)測(cè)試環(huán)境如圖6所示。

圖6　高速收發(fā)系統(tǒng)的系統(tǒng)測(cè)試環(huán)境

數(shù)據(jù)采集通道:通過(guò)采用NI公司的PXIe－6544數(shù)字波形發(fā)生器，向FPGA開(kāi)發(fā)板的IO口發(fā)送數(shù)據(jù)，利用ISE自帶的Chipscope軟件對(duì)經(jīng)過(guò)數(shù)據(jù)采集通道，將要發(fā)送給上位機(jī)的數(shù)據(jù)進(jìn)行捕捉。

數(shù)據(jù)發(fā)送通道:通過(guò)上位機(jī)驅(qū)動(dòng)產(chǎn)生模擬數(shù)據(jù)，經(jīng)過(guò)數(shù)據(jù)發(fā)送通道傳給FPGA開(kāi)發(fā)板的IO口將數(shù)據(jù)傳出，利用NI公司的PXIe－6544數(shù)字波形發(fā)生器完成數(shù)據(jù)的采集。

3.2系統(tǒng)測(cè)試結(jié)果及分析

數(shù)據(jù)收發(fā)系統(tǒng)的完全功能驗(yàn)證相對(duì)來(lái)說(shuō)比較困難，我們采用輸出通道和采集通道分別測(cè)試的辦法，分別對(duì)系統(tǒng)的多速率切換與數(shù)據(jù)乒乓緩存兩大重要功能進(jìn)行了驗(yàn)證。下面結(jié)合系統(tǒng)功能對(duì)測(cè)試結(jié)果作一下分析。圖7和圖8為數(shù)據(jù)采集通道的讀寫(xiě)測(cè)試結(jié)果。

圖7　PXIE－6544的輸出數(shù)據(jù)

圖8　上位機(jī)的采集數(shù)據(jù)

通過(guò)對(duì)圖7和圖8的比較可以看出，PXIE－6544發(fā)送的數(shù)據(jù)經(jīng)過(guò)數(shù)據(jù)采集通道，可以實(shí)現(xiàn)準(zhǔn)確的采集要求。圖9和圖10為數(shù)據(jù)輸出通道的讀寫(xiě)測(cè)試結(jié)果。

圖9　上位機(jī)的輸出數(shù)據(jù)

圖10　PXIE－6544的采集數(shù)據(jù)

通過(guò)對(duì)圖9和圖10的比較可以看出，上位機(jī)輸出的數(shù)據(jù)經(jīng)過(guò)數(shù)據(jù)輸出通道，可以被PXIE－6544準(zhǔn)確的采集。經(jīng)實(shí)際測(cè)試，通過(guò)乒乓雙緩沖系統(tǒng)可以實(shí)現(xiàn)的最高讀寫(xiě)時(shí)鐘為200 MHz，在200 MHz的工作頻率下，DDR2 SDRAM的數(shù)據(jù)傳輸率最高可達(dá)3.2 Gbit/s。

采用DCM動(dòng)態(tài)重配置設(shè)計(jì)的多速率切換模塊測(cè)試結(jié)果如圖11所示。

圖11　多速率切換測(cè)試結(jié)果

觀察測(cè)試結(jié)果可知，CLK_FX_DRP時(shí)鐘信號(hào)在速率切換使能SPEED_EN為1時(shí)，按照速率選擇信號(hào)SPEED_MODE［3: 0］為0011和0101的要求，分別實(shí)現(xiàn)了30 MHz和60 MHz時(shí)鐘速率的切換。

4　結(jié)論

本文主要介紹了系統(tǒng)的FPGA實(shí)現(xiàn)過(guò)程，詳細(xì)分析了各模塊的設(shè)計(jì)思想。并通過(guò)PXIe－6544對(duì)系統(tǒng)功能進(jìn)行了板級(jí)測(cè)試，測(cè)試結(jié)果表明，系統(tǒng)可以實(shí)現(xiàn)的最高讀寫(xiě)時(shí)鐘達(dá)到200 MHz，數(shù)據(jù)傳輸率最高可達(dá) 3.2Gbit/s，很好的滿(mǎn)足了系統(tǒng)的性能指標(biāo)。同時(shí)對(duì)系統(tǒng)動(dòng)態(tài)時(shí)序的分析表明，乒乓雙緩沖模塊和多速率切換模塊準(zhǔn)確的完成了數(shù)據(jù)的緩沖及與接口傳輸數(shù)據(jù)率匹配的功能，進(jìn)一步驗(yàn)證了系統(tǒng)功能的正確性。在實(shí)際工程中具有良好的參考和應(yīng)用價(jià)值。

參考文獻(xiàn):

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劉　杰(1990－)，男，漢族，河北人，北京工業(yè)大學(xué)碩士研究生，主要研究方向?yàn)闊o(wú)線通信及嵌入式系統(tǒng)，liujie_ahuan1986@ 163.com;

賽景波(1964－)，男，漢族，黑龍江人，北京工業(yè)大學(xué)副教授，主要研究方向?yàn)闊o(wú)線通信，移動(dòng)IP及嵌入式系統(tǒng)，saijingbo @ bjut.edu.cn。

Research on Accuracy and Stability of Smart Substation Clock Synchronization*

SHEN Xin*，CAO Min，WANG Xin，LIU Qingchan
(Electric Power Institute of Yunnan Electric Power Research Institute(Group) Co. Ltd; Kunming 650217，China)

Abstract:Aiming at the existence of smart substation clock synchronization problem such as clock switching，time jump，long-term stability，these is developed appropriate research work.Design of the GPS and Beidou source switching strategy，it put forward to punctual time clock source switching，tracking satellite logic thoughts，to ensure the continuity and stability of the system time; The scheme was optimized the pair of abnormal fault tree and the pair defect in protection mis-operation fault tree structure，the probability of the whole system for synchronous operation reduces two orders of magnitude，it obviously improves the reliability and accuracy.The results show that the scheme is feasible，and effectively improves the stability and reliability of synchronous clock system.

Key words:smart substation; clock synchronization; GPS source; Beidou source

中圖分類(lèi)號(hào):TN919.6

文獻(xiàn)標(biāo)識(shí)碼:A

文章編號(hào):1005－9490(2015) 03－0650－05

收稿日期:2014－07－16修改日期: 2014－08－18

doi:EEACC: 837510.3969/j.issn.1005－9490.2015.03.037