劉文彬，朱名日*，鄭丹平，姚　鑫，潘　凱

(1.桂林電子科技大學(xué)電子工程與自動化學(xué)院，廣西桂林541004; 2.桂林電子科技大學(xué)計算機科學(xué)與工程學(xué)院，廣西桂林541004)

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基于FPGA的延時精確校準(zhǔn)在等效采樣中的應(yīng)用

劉文彬1，朱名日1*，鄭丹平2，姚鑫1，潘凱1

(1.桂林電子科技大學(xué)電子工程與自動化學(xué)院，廣西桂林541004; 2.桂林電子科技大學(xué)計算機科學(xué)與工程學(xué)院，廣西桂林541004)

摘要:對一些高頻信號如超寬帶雷達(dá)回波信號，由于其帶寬通常在幾百兆以上很難對其進(jìn)行實時采樣，通常利用FPGA配合可編程延時芯片對回波信號進(jìn)行等效采樣。由于延時芯片延時值存在溫度漂移和各個延時芯片之間的延時值存在差異的問題。設(shè)計了一種基于FPGA的延時精確校準(zhǔn)方案，使延時芯片的延時值隨溫度漂移最小化。實驗結(jié)果表明該延時精確校準(zhǔn)方案可行，在高頻信號的采集中有很好的參考價值。

關(guān)鍵詞:FPGA;等效采樣;延時精確校準(zhǔn);溫度漂移

近年來，隨著數(shù)字化技術(shù)的發(fā)展，對高頻信號的采集越來越多，但由于受現(xiàn)有元器件的性能和成本的限制，普通的A/D轉(zhuǎn)換器很難對高頻信號實行實時采集，而取而代之的是等效采樣技術(shù)，可以實現(xiàn)周期信號或者重復(fù)信號的數(shù)字化，它利用信號的周期性，以增加采集時間為代價，降低對高速采樣電路的壓力，通過重組恢復(fù)原始信號。由于是將不同周期的采樣點重新組成一個完整的周期信號，任何定時抖動或觸發(fā)點的變化都將導(dǎo)致采樣點的相位誤差，相位誤差的存在使得在重組信號時導(dǎo)致重建波形失真，這樣就降低了恢復(fù)波形的精度［1］。所以等效采樣技術(shù)中需要設(shè)計精密延時電路，才能保證采集高精度的高頻信號，因此，精密延時電路的設(shè)計是高速數(shù)據(jù)采集系統(tǒng)中的關(guān)鍵技術(shù)之一。

1　等效時間采樣原理

對于脈沖超寬帶雷達(dá)發(fā)射脈沖為高頻窄脈沖信號，其中心頻率一般在幾百兆以上。受限于模數(shù)轉(zhuǎn)換的帶寬和成本，通常采用等效采樣方式接收模擬回波信號，即在每個重復(fù)周期內(nèi)進(jìn)行適量次數(shù)的采樣，然后綜合所有采樣合成完整的輸入信號，從而將高頻信號變化為波形相似的低頻信號。取樣變換后新組成的重建信號是被采樣信號在頻域上被壓縮的低頻信號，該信號完全保留了原始信號包含的所有信息。由此可見，延時式等效采樣時序控制的關(guān)鍵在于同步時鐘信號的精準(zhǔn)相對延時控制［2－3］。

對一個完整雷達(dá)反射波的數(shù)據(jù)采集需要進(jìn)行多次采樣，每采一個樣，其延時時間要改變一次，這樣才能在多次采樣過程中，等效獲得一個雷達(dá)反射波不同時刻的樣點幅值［4－5］，這也是等效采樣技術(shù)的關(guān)鍵所在。因此，要求該延遲時間具有精度高的特點［6－7］。但是針對現(xiàn)有的延時芯片存在延時時間不夠精確，具體表現(xiàn)為延時時間有溫度漂移現(xiàn)象和各個延時芯片之間的延時有差異，導(dǎo)致采樣點的相位誤差，相位誤差的存在使得在重組信號時導(dǎo)致重建波形失真，針對這個問題我們設(shè)計了對延時芯片延時值進(jìn)行延時精確校準(zhǔn)。

2　系統(tǒng)的結(jié)構(gòu)與工作原理

系統(tǒng)結(jié)構(gòu)框圖如圖1所示。由時序控制模塊提供2路重復(fù)頻率相同的同步時鐘信號，其中一路信號作為接收機觸發(fā)脈沖，另一路時鐘信號通過可編程延時在每個取樣脈沖遞增一個固定的延時量作為發(fā)射機的同步觸發(fā)脈沖。

圖1　超寬帶雷達(dá)數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)框圖

工作原理:時序控制模塊接收到上位機通過USB總線［8－9］下發(fā)的指令后開始發(fā)出固定重頻周期的兩路參考時鐘信號。其中TX相對RXCLK固定提前幾個時鐘，RXCLK作為接收機觸發(fā)脈沖，TX經(jīng)過可編程延時芯片時再延時一段時間保證RXCLK相對TXCLK有一個固定的延時量，TXCLK作為發(fā)射機的同步觸發(fā)脈沖。本設(shè)計中是固定RXCLK，靠時序控制模塊控制延時控制字的設(shè)置和參考時鐘信號TX來產(chǎn)生的TXCLK依次提前RXCLK一個固定的延時量來達(dá)到順序等效采樣。對一個完整雷達(dá)反射波的數(shù)據(jù)采集需要進(jìn)行多次采樣，每采一個樣，其延時時間要改變一次，延時時間的改變是根據(jù)延時控制字的大小來控制延時芯片來實現(xiàn)延時值的大小。選用的可編程延時芯片的位寬為10，延時單元為10 ps。首先對延時控制字進(jìn)行初始化存在一個位寬為10深度為25的存儲器中，存儲器中不同的控制字對應(yīng)著不同的延時時間。在進(jìn)行延時校準(zhǔn)時采用的是對存儲器中的延時控制字的動態(tài)調(diào)整。經(jīng)過延時精確校準(zhǔn)后的延時控制字再用于下一周期的回波信號的采集。在參考時鐘信號RXCLK之后AD開始啟動采集窄脈沖回波信號，最后通過USB總線將采集到的數(shù)字化回波信號上傳到上位機系統(tǒng)。

3　延時精確校準(zhǔn)

在利用FPGA和可編程延時芯片實現(xiàn)等效采樣時延時芯片延時數(shù)值存在溫度漂移以及芯片間的特性誤差，導(dǎo)致系統(tǒng)延時誤差存在長時積累。FPGA的粗延時量與延時芯片的細(xì)延時量不一致，導(dǎo)致延時調(diào)整時，在粗延時刻度的調(diào)整存在較大誤差。上述兩個問題歸結(jié)為FPGA設(shè)置的延時值Tset與相對FPGA時鐘刻度的實際延時值Ttrue存在誤差。導(dǎo)致上述誤差的主要原因有:延時芯片延時量的溫度偏移，延時芯片存在溫度漂移以及延時芯片的芯片間的延時量存在差異。

綜上所述，延遲誤差可由延時芯片的溫度偏移引起，以及器件特性之間的差異導(dǎo)致。針對上述分析，要消除上述延時誤差必須精確測量出:延時芯片的延遲量相對FPGA的實際延時值Ttrue。得到Ttrue即可得到其與FPGA設(shè)置的延時值Tset之間的精確誤差，并通過延遲精確校準(zhǔn)校正，相對誤差最小化，從而解決上述問題。

圖2　延遲精確校準(zhǔn)框圖

3.1延時精確校準(zhǔn)電路的設(shè)計

延遲精確校準(zhǔn)框圖如圖2，P1為FPGA輸出的測試脈沖; P2為與門輸出脈沖; P3為延遲芯片延遲后脈沖; P4為P3反向后的脈沖信號。校準(zhǔn)狀態(tài)時: FPGA輸出固定寬度的高電平脈沖P1，設(shè)t1為與門延遲量，P1與P4相與，延遲t1后變?yōu)镻2。設(shè)Tture為延時芯片的實際延遲量，P2經(jīng)過延遲芯片延遲Ttrue，后變?yōu)镻3。P3經(jīng)過反向器延遲t2，t2為反相器延遲量，反向后變?yōu)镻4。P4反饋與門再次與輸入P1相與后變?yōu)镻2，此時P2狀態(tài)從1反轉(zhuǎn)為0。P2延遲Ttrue后，取反又與P1相與，此時P2狀態(tài)從0反轉(zhuǎn)為1。重復(fù)上述反饋流程，P2的狀態(tài)在P1為高電平時一直保持1－0－1的反轉(zhuǎn)，反轉(zhuǎn)間隔時間為: Ttrue+t1+t2。由于P3指示P2的時間延遲，同樣P3的也會保持間隔為Ttrue+t1+t2的高低電平反轉(zhuǎn)。

由上所述，P3在P1為高電平狀態(tài)時，其為間隔為Ttrue+t1+t2的0－1期翻轉(zhuǎn)。故在該狀態(tài)下，P3可視為周期為2·(Ttrue+t1+t2)的時鐘信號。如果能夠精確測量出該時鐘信號的周期即可精確得到此時延時芯片相對于主處理時鐘即FPGA的時鐘的實際延時量Tture。此時問題簡化為:輸入信號為P3的高速頻率計的實現(xiàn)。高速頻率計的實現(xiàn)可看做:固定間隔T內(nèi)高速計數(shù)器C的實現(xiàn)。若時間T已知，只要知道C，測被測信號周期為T/C。

如圖2，把P3作為1: 2，1: 4，1: 8分頻器的輸入時鐘，則1: 8分頻器在P1為高狀態(tài)時的輸出翻轉(zhuǎn)周期為16·(Ttrue+t1+t2)。由于延遲芯片的初始延遲值最小為1.8 ns，故1: 8分頻器輸出翻轉(zhuǎn)周期為最小值為28.8 ns，即最高頻率為34.72 MHz。1: 8分頻輸出到FPGA即幾乎可無限擴展該分頻器的位寬。結(jié)合該分頻器以及FPGA內(nèi)部的計數(shù)器，即可實現(xiàn)一個輸入時鐘為被測信號P3的高速高位寬計數(shù)器。校準(zhǔn)狀態(tài)時，P1脈沖寬度T已知，在P1為高電平狀態(tài)時的翻轉(zhuǎn)次數(shù)C可通過上述計數(shù)器得到，則P3的周期為T/C。至此得到P3相對與主處理時鐘的實際精確延時值。

3.2延時精確校準(zhǔn)的實現(xiàn)

FPGA時鐘頻率使用的是200 MHz的時鐘，其周期為5 ns。本設(shè)計中每個步進(jìn)延時間隔為200 ps，等效為5 Gsample/s的采樣速率。一個時鐘周期內(nèi)延時調(diào)準(zhǔn)點數(shù)TapIndex為25點。相應(yīng)的延時控制字設(shè)為DlyTap_i，一個時鐘周期內(nèi)選取對應(yīng)理想延時值為DlyPs_i，程序中設(shè)置的P1設(shè)置的高電平時間ajtime為固定的時鐘周期?？梢杂嬎愠鲆粋€時鐘周期內(nèi)選取對應(yīng)理想的計數(shù)值DlyCnt_i。關(guān)鍵代碼如下:

TapIndex=0: 24;

DlyTap_i=200+20·TapIndex;

DlyPs_i=6000+200·TapIndex;

DlyCnt_i=floor(ajtime/2./DlyPs_i) ;

圖3　延時精確校準(zhǔn)流程圖

延時精確校準(zhǔn)具體流程見圖3所示。在每個延時控制字的上下各設(shè)置一個延時控制字，一個時鐘周期內(nèi)延時精確校準(zhǔn)點數(shù)為50個點。經(jīng)過延遲精確校準(zhǔn)電路出來的時鐘信號P3再經(jīng)過分頻器進(jìn)入FPGA內(nèi)的計數(shù)單元，計數(shù)單元的采用的是200 MHz時鐘，對時鐘信號P3的上升沿進(jìn)行計數(shù)。每個控制字對應(yīng)的理想計數(shù)值和計數(shù)單元在P1為高電平期間的計數(shù)值進(jìn)行比較，再對相應(yīng)的延時控制字進(jìn)行加一或減一動態(tài)調(diào)整。在延時校準(zhǔn)狀態(tài)時，首先延時精確校準(zhǔn)模塊設(shè)置一個延時控制字，該延時控制字比相應(yīng)的的標(biāo)準(zhǔn)延時控制字大1，寫入延時芯片進(jìn)行延時校準(zhǔn)。對于延時芯片而言延時控制字越大延時時間越大，則從延時校準(zhǔn)電路出來的時鐘信號P3的周期就越大，那么在P1為固定的高電平期間計數(shù)單元的計數(shù)值就相對較小，即延時設(shè)置值和計數(shù)值在P1固定高電平期間是成反比的，如圖4所示。由于溫度的影響，該計數(shù)值可能比標(biāo)準(zhǔn)的控制字對應(yīng)的計數(shù)值大，說明延時時間偏小，則對控制字進(jìn)行動態(tài)加一調(diào)整。

圖4　延時設(shè)置值與計數(shù)值關(guān)系圖

3.3精確延時控制狀態(tài)機的設(shè)計

狀態(tài)機開始處于無效狀態(tài)，當(dāng)檢測到延時校準(zhǔn)的觸發(fā)信號rAdjSta時開始進(jìn)入設(shè)置延時控制字狀態(tài)DLYADJ_DAT，在該狀態(tài)時設(shè)置的延時控制字比標(biāo)準(zhǔn)的延時控制字小1，理想情況下該控制字寫入延時精確校準(zhǔn)模塊后出來的計數(shù)值應(yīng)該比標(biāo)準(zhǔn)的的計數(shù)值大。若小于標(biāo)準(zhǔn)的計數(shù)值則需要動態(tài)調(diào)整延時控制字。下一狀態(tài)進(jìn)入延時狀態(tài)DLYADJ_LEN，即從設(shè)置好延時控制字到計數(shù)單元開始統(tǒng)計時鐘信號P3的上升沿之間的延時時間;當(dāng)延時時間結(jié)束有一個標(biāo)志信號，當(dāng)wDlyDatEnDone置1時開始進(jìn)入計數(shù)狀態(tài)DLYADJ_CNT，此狀態(tài)完成對時鐘信號P3上升沿的計數(shù)，在此狀態(tài)設(shè)置P1高電平的時間;當(dāng)P1高電平時間到有一個標(biāo)志信號wDlyDatCntDone，當(dāng)此信號為1時開始進(jìn)入讀計數(shù)值狀態(tài)DLYADJ_ RED，此狀態(tài)統(tǒng)計的計數(shù)值存進(jìn)一個寄存器中;下一狀態(tài)進(jìn)入比較狀態(tài)DLYADJ_ADJ，在此狀態(tài)比較設(shè)置的控制字對應(yīng)的計數(shù)值和標(biāo)準(zhǔn)的計數(shù)值的大小，并相應(yīng)的動態(tài)調(diào)整控制字并存儲在一個位寬為10深度為25存儲器中;下一狀態(tài)進(jìn)入比較結(jié)束狀態(tài)DLYADJ_DONE，此狀態(tài)是對完成校準(zhǔn)點數(shù)的統(tǒng)計，當(dāng)完成的校準(zhǔn)點數(shù)為50時結(jié)束整個延時精確校準(zhǔn)，否則進(jìn)入設(shè)置延時控制字狀態(tài)繼續(xù)延時精確校準(zhǔn)。

圖5　精確延時控制狀態(tài)轉(zhuǎn)換圖

4　實驗結(jié)果

4.1測試延時芯片的溫度漂移

選用的可編程延時芯片數(shù)字輸入位寬是10位，也即是最大的延時控制字可設(shè)置為1 023。延時控制字由0依次增加到1 023，經(jīng)過延時精確校準(zhǔn)模塊可以得到相應(yīng)的計數(shù)值，把這些數(shù)值通過USB總線上傳到上位機保存下來，由于P1的高電平時間是已知的可以在MATLAB中畫出不同延時控制字對應(yīng)的延時時間，圖6是在兩個不同時間畫出的不同延時控制字對應(yīng)的延時時間，由圖6可知可編程延時芯片延時值確實存在溫度漂移，最大溫飄達(dá)400 ps。

圖6　可編程延時芯片延時值溫度漂移示意圖

4.2采用延時精確校準(zhǔn)測試

由于延時芯片存在上述溫飄和器件間的不一致性，現(xiàn)考慮采用延時刻度動態(tài)調(diào)整。圖7中黑色線條表示的是可編程延時芯片理想情況下不同延時控制字對應(yīng)的延時值;星號表示沒有經(jīng)過延時精確校準(zhǔn)時實際采集的數(shù)據(jù)不同延時控制字對應(yīng)的延時值;方格表示經(jīng)過延時精確校準(zhǔn)時實際采集的數(shù)據(jù)不同延時控制字對應(yīng)的延時值。從圖中很容易的看出未經(jīng)過延時精確校準(zhǔn)的延時值平偏離了理想延時值，而經(jīng)過延時精確校準(zhǔn)的延時值是和理想延時值吻合的。所以設(shè)計的延時精確校準(zhǔn)方案達(dá)到了預(yù)期的效果，使可編程延時芯片的延時值的溫度漂移盡量的最小化。

圖7　延時動態(tài)調(diào)整效果示意圖

5　結(jié)束語

對高頻信號的采集方案多采用等效采樣技術(shù)來實現(xiàn)，本文介紹了等效采樣的原理以及現(xiàn)有的延時芯片延時量存在溫度漂移的顯現(xiàn)，設(shè)計了一種基于FPGA的延時精確校準(zhǔn)的方案，很好的解決了在利用FPGA和延時芯片實現(xiàn)等效采樣時遇到的延時芯片延時量存在溫度漂移的問題，實現(xiàn)了對窄脈沖等效轉(zhuǎn)換速率為5 Gsample/s的采樣。

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劉文彬(1989－)，男，安徽阜陽人，碩士研究生，主要研究方向為智能信息處理與嵌入式應(yīng)用，568923465@ qq.com;

朱名日(1955－)，男，廣西桂林人，教授，碩士生導(dǎo)師，主要研究方向為智能傳感器網(wǎng)絡(luò)，嵌入式系統(tǒng)，541322259 @ qq.com。

Research of Static Synchronous Compensator Based on Modular Multilevel Converter

HUANG Rui*
(Chongqing College of Electronic Engineering，Chongqing 401331，China)

Abstract:As the broad application of multilevel inverters in high-power area，modular multilevel converter(MMC) is proposed in this paper to be used as a static synchronous compensator(STATCOM).This MMC-STATCOM has a high degree of modularity and good reliability，and is convenient for maintenance and capacity extension，which is a typological structure with high development potential.Firstly，this paper explains the operation principle and mathematical model of MMC-STATCOM.Then，a novel reactive power decoupling control strategy and a novel capacitor voltage-balancing control scheme are proposed respectively.The simulation and experiment result show that performance of proposed control strategy and MMC-STATCOM may be a new circuit topology with significant engineering application value in large-capacity reactive power compensation field.

Key words:modular multilevel converter; static synchronous compensator; power decoupling control; voltage-balancing control

中圖分類號:TP247.2`

文獻(xiàn)標(biāo)識碼:A

文章編號:1005－9490(2015) 03－0706－05

收稿日期:2014－07－27修改日期: 2014－08－25

doi:EEACC: 8110B10.3969/j.issn.1005－9490.2015.03.047