錢瑩晶，張仁民

(懷化學(xué)院物理與信息工程系，湖南懷化418008)

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基于混沌復(fù)合映射算法的150 MHz高速碼發(fā)生器設(shè)計*

錢瑩晶，張仁民*

(懷化學(xué)院物理與信息工程系，湖南懷化418008)

摘要:為提高脈沖編碼雷達(dá)測距分辨率和脈壓信噪比等性能指標(biāo)，介紹一種基于logistics和tent混沌復(fù)合映射算法的150 MHz高速混沌(Chaos)碼發(fā)生器。該碼發(fā)生器采用混沌復(fù)合映射算法，經(jīng)定點化后用VHDL語言在FPGA內(nèi)實現(xiàn)，最后通過LVDS(高速差分標(biāo)準(zhǔn))輸出。實驗結(jié)果表明，通過該種方法生成的Chaos序列具有良好的自相關(guān)、互相關(guān)特性，在保證動態(tài)時間不超過碼寬度20%的前提下速率高達(dá)150 MHz，用于脈沖編碼雷達(dá)中可以獲得距離分辨率為1 m的性能指標(biāo)。

關(guān)鍵詞:脈沖編碼雷達(dá);混沌復(fù)合映射; LVDS低電壓差分標(biāo)準(zhǔn); Logistics; Tent

項目來源:湖南省教育廳科學(xué)技術(shù)研究項目(12C0835);湖南省科技計劃項目(2013GK3145)

隨機碼脈沖編碼雷達(dá)廣泛應(yīng)用于航天航空、軍事、交通等領(lǐng)域。目前采用的隨機碼序列主要是m及其優(yōu)選對Gold序列。m序列由于其產(chǎn)生原理簡單成為一種最基本也是最成熟的偽隨機序列，廣泛的應(yīng)用于CDMA移動通信系統(tǒng)、GPS定位系統(tǒng)、測距雷達(dá)等擴頻系統(tǒng)中，但是非周期自相關(guān)性和互相關(guān)性不理想，非周期自相關(guān)性不理想會導(dǎo)致雷達(dá)信號處理系統(tǒng)進(jìn)行相關(guān)運算后出現(xiàn)較大的旁瓣［1－2］，互相關(guān)性不好會導(dǎo)致相同體制的不同雷達(dá)系統(tǒng)間存在相互干擾的不利結(jié)果;為了解決m序列中互相關(guān)性不好帶來的雷達(dá)間的干擾問題，可以采用m序列的優(yōu)先對——Gold序列。Gold序列有很好的互相關(guān)性所以可以有效的解決同體制雷達(dá)的干擾問題，但是m序列非周期自相關(guān)性不理想的問題還是沒有得到解決，同時要想找得到長序列優(yōu)選對很困難進(jìn)而導(dǎo)致測量距離范圍受到限制［3－5］。

由于目前成熟的m序列、Gold序列等測距碼存在上述問題，近些年來很多學(xué)者和工程技術(shù)人員將測距碼的研究轉(zhuǎn)向了基于混沌理論的隨機序列［6－8］。這種序列利用了混沌算法的非線性和對初值敏感等優(yōu)良特性，能產(chǎn)生理論上無限長的序列，該序列具有良好的相關(guān)性、游離性和平衡性，而且由于其對初值敏感所以安全性也很高，可以用于保密通信、門禁等其他領(lǐng)域。在這些研究中，采用單一的混沌映射算法產(chǎn)生混沌碼是最為常見的。但是有關(guān)研究結(jié)果證明，單一的映射可以通過足夠的樣本進(jìn)行相空間重構(gòu)得以攻破。所以，現(xiàn)在很多學(xué)者尋求將多個混沌映射算法進(jìn)行復(fù)合映射以加強算法的復(fù)雜性進(jìn)而提高安全性。同時為提高測距的分辨率，需要盡可能的提高碼速率。

本文介紹一種基于logistics和tent復(fù)合映射的150 MHz高速混沌碼發(fā)生器，在自制的以Altera公司Cyclone系列FPGA為核心的平臺上設(shè)計并實現(xiàn)了150 MHz高速混沌碼。

1　混沌碼算法原理

為滿足測距范圍與非周期性要求，文獻(xiàn)［9］論證了一種采用基于Tent映射和Logistic映射的組合混沌映射，其構(gòu)造方法如下:

Logistic映射:

Tent映射:

先由Tent算法產(chǎn)生一組碼序列設(shè)為x00至xm－1 0共m個值，以此序列中的每一個值作為Logistic映射的初值來產(chǎn)生新的序列組，每組n個值共計m組，設(shè)為x00～x0 n－1，x10～x1 n－1，…，xm－10～xm－1 n－1，將以上m組序列首尾相接組合成一個m×n的混沌碼序列，即構(gòu)成新的輸出序列。

2　混沌碼的硬件實現(xiàn)

2.1混沌碼定點實現(xiàn)原理

為了提高測距的分辨率，必須提高碼速率。如要想獲得1m的測距分辨率，碼速率必須為150 MHz，而且為了保證脈沖壓縮時足夠的信噪比而抑制不必要的旁瓣需要保證碼的動態(tài)時間不大于碼寬的20%，如此嚴(yán)格的要求是無法用DSP平臺和FPGA/CPLD常規(guī)的設(shè)計方法。只能利用FPGA實現(xiàn)邏輯然后通過LVDS高速差分標(biāo)準(zhǔn)來輸出［10－11］。故此，上述算法需要用VHDL硬件描述語言在FPGA芯片上實現(xiàn)，我們對0～1范圍內(nèi)的小數(shù)作如下變換:

取前L位表示x，舍棄后面的位(當(dāng)然這里存在舍入誤差)，則

式中:

是一個由L位二進(jìn)制數(shù)表示的整數(shù)，它與小數(shù)x是一一對應(yīng)的。將以上變換方法用于Tent序列與Logistic映射，變換為:

由于序列中的值為32 bit，(232－Yk)就是對其求補，即求反加一的運算，這樣Tent序列與Logistic序列就分解成為由簡單的比較大小、移位、取反加一以及乘加運算等適于數(shù)字信號處理芯片快速完成的運算的組合實現(xiàn)。理論與仿真結(jié)果證明這一組合序列在數(shù)字實現(xiàn)后仍具有良好的混沌特性，且序列長度達(dá)到了應(yīng)用要求。

2.2混沌碼的VHDL描述

根據(jù)上述算法的原理和定點處理的思路，可以得到如圖1、圖2所示算法流程:

圖1　Logistic映射數(shù)字實現(xiàn)

圖2　Tent映射數(shù)字實現(xiàn)流程

3　實現(xiàn)平臺及高速PCB板設(shè)計

3.1實現(xiàn)平臺

由于混沌碼的速率為150 MHz而且需要保證動態(tài)時間，普通和低電壓的TTL/COMS標(biāo)準(zhǔn)無法實現(xiàn)，需要采用LVDS差分電壓標(biāo)準(zhǔn)。因此，設(shè)計并制作一塊以Altera公司Cyclone系列FPGA為核心支持LVDS標(biāo)準(zhǔn)的高速基帶碼發(fā)生器板，并以此為平臺進(jìn)行混沌碼邏輯設(shè)計和驗證。

根據(jù)cyclone芯片手冊，該系列的FPGA一共有4個I/O bank，每個IO塊支持獨立的IO標(biāo)準(zhǔn)，只要有合適的IO電源供電即可。在此將bank4作為高速IO口，采用2.5 V電源單獨為該bank的LVDS標(biāo)準(zhǔn)IO腳供電。差分輸出管腳配置為168腳和169腳。需要說明的是:這些差分對信號是成對出現(xiàn)的，不能隨意指定，這樣才能保證差分信號的對稱性和相應(yīng)的優(yōu)良性能。

3.2高速PCB板設(shè)計

高速混沌碼發(fā)生器的碼速率為150 MHz，完全屬于高速系統(tǒng)設(shè)計。在高速電路板的設(shè)計過程有些問題是要特別注意的。否則，不但會影響系統(tǒng)性能，還會導(dǎo)致邏輯錯誤，更有甚者是電路完全無法工作。事實上，就是需要考慮信號的完整性問題(SI)。所謂信號完整性，就是要使信號具有良好的物理特性(高低電平的閾值以及跳變沿的特性)，防止其產(chǎn)生信號的畸變，導(dǎo)致接收端無法識別［12］。

實際系統(tǒng)中，關(guān)于信號完整性問題的現(xiàn)象很多，如:反射、振鈴、開關(guān)噪聲、地彈、衰減、串?dāng)_、容性負(fù)載等。在進(jìn)行高速電路板設(shè)計時，通過合理的布局布線在一定程度上可以有效地預(yù)防和減少SI的影響。下面只給出在此高速板設(shè)計中的基本原則:

(1)布成多層板，有高速信號的印制板一般都要布成多層板。在密度不很大的板子上，如物理空間條件允許的情況下，將LVDS信號與其他信號分別放在不同的層。由于LVDS信號屬于高速信號，為減少此高速信號與電源層和其他信號層信號的干擾，在此LVDS信號層相鄰層設(shè)置成為地層，這樣可以對LVDS信號進(jìn)行有效地屏蔽以防止干擾。例如:此處的高速電路板就采用4層板，按如下順序進(jìn)行布層: LVDS信號層、地層、電源層、其他信號層。

(2)緊耦合原則。LVDS差分線對的線寬和間距必須遵守緊耦合的原則，即平行走線的差分對線的間距要小于或等于線寬。這樣可以保證當(dāng)兩條差分信號線距離很近時，由于電流傳輸方向相反，其磁場相互抵消，電場相互耦合，電磁輻射也要小得多。

(3)減少高速電路器件管腳的彎折。高頻電路布線的引線最好采用直線，但實際布線時需要彎折，這時最好采用圓弧形走線。這樣，可以減少高頻信號對外的發(fā)射和相互間的耦合，同時阻抗連續(xù)可以盡可能減少反射。當(dāng)然，高頻電路器件管腳的引線也應(yīng)盡量縮短。

4　實驗數(shù)據(jù)

本文所采用的32位乘法器大大增強了混沌迭代算法的魯棒性。而且算法不用對32位的算法進(jìn)行16位的替換，這大大簡化了算法的復(fù)雜度和運算速度。先用VHDL語言描述了該定點算法，在Quartusii9.0上編譯綜合適配，生成了用于第三方仿真軟件Modelsim仿真的VHO網(wǎng)表文件和SDO的時延文件，然后再該仿真軟件中加入測試文件Testbench，仿真后得到響應(yīng)以txt的形式保存，最后用MATLAB讀出這些數(shù)據(jù)，并對其性能進(jìn)行了分析。

(1)混沌碼的游程相關(guān)特性測試:

圖3和圖4分別為混沌碼的互相關(guān)特性和自相關(guān)特性測試圖，該仿真結(jié)果顯示:這一組合算法的互相關(guān)性與自相關(guān)性均比較理想。

圖3　混沌碼互相關(guān)特性

圖4　混沌碼自相關(guān)特性

(2)混沌碼的游程特性測試:

表1對混沌碼的游程特性進(jìn)行了測試，由統(tǒng)計結(jié)果可以看出系統(tǒng)滿足平衡特性和對稱特性，當(dāng)碼元充分大時，接近理想游程特性1/2n。

(3)混沌碼電特性測試

為測量混沌碼的電特性，包括碼速率和動態(tài)時間。在此，輸出的波形采用泰克公司的MSO4104，其3dD帶寬為1 GHz，采樣率為5 Gsample/s，探頭有兩種:一種是普通無源探頭P6139A，其帶寬為500 MHz;另一種是有源探頭TAP1500，其帶寬為1.5G。根據(jù)這些性能指標(biāo)可知采用該示波器配合有源探頭可以滿足測量碼電特性的需要。

表1　混沌碼游程分析圖

圖5為混沌碼碼速率測量示波器上的截圖，標(biāo)尺a、b間的時間寬度約為6.67 ns，說明其速率為150 MHz。

圖6為混沌碼動態(tài)時間(上升時間)測量時示波器上的截圖，標(biāo)尺a、b間的時間寬度約為946 ps，完全滿足小于碼元寬帶20%的要求(6670 ps×20% = 1 334 ps)。

圖5　混沌碼碼速率測量

圖6　混沌碼動態(tài)時間(上升時間)測量

5　結(jié)束語

本文介紹了一種基于logistics和tent混沌復(fù)合映射算法的150 MHz高速混沌碼發(fā)生器設(shè)計和實現(xiàn)方法，并在自制的硬件平臺上對所產(chǎn)生的混沌碼的性能(包括相關(guān)特性、游離特性和電特性)進(jìn)行了測試和驗證。實驗結(jié)果表明，通過該種方法生成的Chaos序列具有如下優(yōu)點: (1)相比m序列和其優(yōu)選對GOLD序列，在產(chǎn)生長隨機碼上具有更明顯的優(yōu)勢; (2)由于采用復(fù)合映射，產(chǎn)生的隨機碼具有更好的保密性; (3)良好的自相關(guān)和互相關(guān)特性能保證了雷達(dá)具有理想的主旁瓣比和抗干擾特性;(4)良好的游離性和平衡性保證了碼的隨機性和功率特性; (5)采用FPGA平臺發(fā)生150 MHz隨機碼可以獲得高達(dá)1 m的分辨率; (6)采用低電壓差分信號LVDS輸出后使得碼片具有良好的動態(tài)特性，保證在脈沖壓縮時將具有優(yōu)良的信噪比。

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錢瑩晶(1983－)，女，漢族，湖南溆浦人，湖南懷化學(xué)院講師，碩士研究生，主要研究方向為實時信號處理、高性能電路，17204506@ qq.com;

張仁民(1981－)，男，漢族，湖南冷水江人，湖南懷化學(xué)院副教授，博士研究生，主要研究方向為實時信號處理、嵌入式儀器儀表，zrm@ pku.edu.cn。

Design of Low-Power 11-bit ADC Based on the Hybrid Architecture*

TIAN Deyong1*，HUANG Weichao2
(1.GuizhouVocational and Technical Institute，Guiyang 550000，China; 2.Guizhou University，College of Big Data and Information Engineering，Guiyang 550025，China)

Abstract:This paper presents a new type of low power 11-bit ADC based on Flash architecture and delay line architecture.The new hybrid ADC architecture is composed of two modules，respectively is 4 bit Flash ADC framework and 7 delay line ADC architecture，therefore also has the accuracy of Flash ADC and efficiency of the delay line ADC.In order to reduce power the first phase of Flash ADC，the energy saving technology will DC tail current preamplifier by biasing the DC tail current of the preamplifiers at 5 μA instead of the operational current，47 μA(in stand-by mode).Through the use of industrial 65 nm technology，design and Simulation of a hybrid ADC is proposed in this paper.The simulation results show that，with 1.1 V supply and 100 Msample/s，hybrid ADC signal-to-noise distortion ratio (SNDR) is 60dB，the power consumption is 1.6 mW.Without any calibration technique，the quality factor of hybrid ADC generation(FOM) into 19.4 fJ/classification.In addition，this paper uses the Monte Carlo simulation test，using the 3 device does not match the results show that，SNDR value is lower than the ADC architecture.

Key words:Hybrid ADC; delay line architecture; Flash; subtracter

中圖分類號:TN958.3

文獻(xiàn)標(biāo)識碼:A

文章編號:1005－9490(2015) 03－0558－04

收稿日期:2014－07－30修改日期:2014－09－23

doi:EEACC: 1270F; 1290B10.3969/j.issn.1005－9490.2015.03.018