楊章平

(中國電子科技集團公司第三十研究所，四川 成都 610041)

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高速PCB設(shè)計中的差分等長處理及仿真驗證*

楊章平

(中國電子科技集團公司第三十研究所，四川 成都 610041)

在進行高速PCB(Printed Circuit Board)設(shè)計時，通常需要對差分信號線的相對時延進行控制，以滿足信號完整性要求，因此，如何處理差分線的等長，是需要解決的一個問題。通過分析不同相對時延對差分及共模信號波形的影響，得出相對時延對信號的影響及與信號的上升/下降時間有關(guān)，并給出了確定信號上升/下降時間的方法，最后對DSP(Digital Signal Processor)和DDR3(Double Data Rate Tree)內(nèi)存之間的信號進行了仿真分析，驗證了前述分析結(jié)果的正確性。

差分信號；共模信號；相對時延；上升/下降時間；仿真

0 引 言

差分線對是指一對存在耦合的傳輸線。差分信號的傳輸是利用兩個輸出驅(qū)動來驅(qū)動差分線對，一根攜帶信號，另一根攜帶它的互補信號。實際需要的就是差分線對間的電壓差，它攜帶著要傳輸?shù)男畔1]。差分發(fā)送器兩個單端發(fā)送的信號大小相同，相位相反，如果兩個信號同時到達接收端，那么信號將得到正確的接收。但是，信號在傳輸線上傳輸時，會產(chǎn)生時延，如果某一單端信號的傳輸距離較長，其時延也會較大，兩個信號之間就存在相對時延，這相當(dāng)于其中一個信號發(fā)生了相移，接收端接收到的差分信號就會在一定程度上產(chǎn)生失真。如果失真幅度過大，可能出現(xiàn)信號在接收端無法正常接收等問題，使得電路功能無法正常實現(xiàn)。因此，要盡量減小差分對的兩個單端信號之間的相對時延。

PCB Layout工程師在進行PCB設(shè)計時，由于元器件的密集度和布局布線的復(fù)雜性，走線中不可避免的會出現(xiàn)拐角，拐角的存在使得差分信號線兩線長度出現(xiàn)不一致，差分信號對之間產(chǎn)生相位差[2]，因此通常需要對差分線對進行等長處理?？墒窍鄬r延需要控制在多大范圍內(nèi)，經(jīng)常會使我們犯難，如果相對時延過大，信號可能會發(fā)生較大的失真，信號完整性得不到保障，相對時延過小，處理起來有時候比較麻煩，特別是當(dāng)差分對比較多時，過于嚴(yán)格的等長控制會消耗不少的精力，而且由于印制板加工工藝的限制，過于精細的設(shè)計往往難以達到。因此，在實際設(shè)計中，只需要將等長控制在適度范圍就可以了。

本文以差分理論及信號完整性理論為基礎(chǔ)，采用作函數(shù)圖的方式，闡述了差分對間的相對時延對差分信號的影響，提出了使用信號時鐘周期或頻率來估計差分等長控制大小的簡單方法，并通過仿真驗證，說明了該方法的可行性。

1 相對時延對信號的影響

差分信號線中傳輸?shù)男盘柊诵盘柕牟钅７至亢托盘柕墓材７至俊?/p>

差分信號的大小為兩個信號之差，即：

Vdiff=V1-V2

(1)

共模信號的大小為兩個信號和的一半，即：

(2)

因而，單根信號線的電壓變化，必然會對差分信號和共模信號同時產(chǎn)生影響。下面，我們通過使用graph軟件作數(shù)學(xué)函數(shù)圖，分別研究信號相對時延對差分和共模信號的影響。為了便于研究，將信號近似為上升時間和下降時間相等的梯形波形來進行分析。

1.1 對差分信號的影響

差分線對的正相端信號、負(fù)相端信號及差分信號如圖1所示(圖1-3中，y軸表示信號電壓，x軸表示時間)，其中實線為差分信號波形。

圖1 差分信號波形

如果正相端信號相對于負(fù)相端信號有一個相移，正相端信號和負(fù)相端信號之差在上升或下降沿處將會發(fā)生改變，其變化隨著相移大小的不同而不同。使用Tr來表示上升或下降時間二者中最小的一個值。圖2給出了不同相移時的差分信號波形。從圖中可以看到，在相移小于Tr的0.2倍時，信號失真較小，隨著相移的增大，差分波形的失真逐漸增大，當(dāng)相移超過Tr時，波形出現(xiàn)了非單調(diào)的區(qū)域。此處的非單調(diào)區(qū)域是一條直線，但是對于實際信號，由于存在反射等因素，非單調(diào)區(qū)域可能出現(xiàn)較大的起伏，形成干擾脈沖，造成信號的誤觸發(fā)，是應(yīng)該避免的。此外，從圖中可以看出，差分波形的上升沿隨著相移的增大逐漸變緩，對于數(shù)據(jù)信號，可能造成建立時間不足，而對于時鐘信號而言，可能造成保持時間不夠等時序問題。

圖2 差分信號波形的變化

1.2 對共模信號的影響

單端信號的相移不僅會影響差分波形，同樣，也會使得共模信號的波形產(chǎn)生改變。當(dāng)正相端信號產(chǎn)生相移時，共模信號會出現(xiàn)波動，圖3給出了不同正相端相移時，共模信號的波形圖。從圖中可以看到，共模信號的波動幅度跟相移大小有關(guān)。當(dāng)相移大小分別為0.05Tr、0.1Tr、0.2Tr和0.5Tr時，共模信號的波動幅度約為原幅值的5%、10%、20%和50%。當(dāng)相移增大到Tr及以上時，波動幅度約為100%，達到最大波動幅度。共模信號的變化可能會引起EMI(Electro Magnetic Interference)問題，而且由于許多情況下，共模信號并沒有被端接，會在接收端形成反射，造成信號振鈴，因而，應(yīng)盡量減小共模信號的波動。

圖3 共模信號波形的變化

綜上所述，差分對之間相對時延過大可能造成信號的誤觸發(fā)、信號反射、EMI以及時序問題。而相對時延對信號的影響程度取決于其相對于信號Tr的比例因子。取這個比例因子為0.05，從圖2可以看出，此時差分信號的失真度幾乎可以忽略不計；而對于共模信號，取0.05的比例因子，可以使共模信號電壓波動控制在約5%電壓幅值，這樣，即使在發(fā)生全反射的情況下，疊加在信號線上的反射電壓也只有約原幅值的10%，通常這是一個可以接受的值。因而，在進行高速PCB設(shè)計時，布線約束規(guī)則中差分信號線的相對時延可以設(shè)置為0.05Tr，這樣足以滿足信號完整性的要求。

2 相對時延范圍的確定

通過以上分析可以知道，確定差分等長范圍，即確定差分對間相對時延大小，關(guān)鍵在于確定差分信號的上升/下降時間中最小的值Tr。輸出上升時間和下降時間，在某種意義上，是輸出阻抗和電容的組合[3]，因而其未接負(fù)載時的上升/下降時間是其固有上升/下降時間。

可以按以下三種方法來得到Tr的值。第一種方法是直接從器件手冊上獲取上升或下降時間。但是很多時候，這個參數(shù)并沒有給出。第二種方法是從器件IBIS(Input/Output Buffer Informational Specification)模型中Ramp關(guān)鍵字下獲取Tr的值。Ramp關(guān)鍵字下的上升/下降時間參數(shù)通常是輸出端口接50歐姆電阻測得，為20%到80%最終電壓值的時間，且由于此處的參數(shù)沒有考慮封裝的影響，因而我們使用這個上升/下降時間作為Tr的值是比較嚴(yán)格的。 最后一種是根據(jù)輸出信號的最小時鐘周期或最大時鐘頻率來進行估算。由于在大多數(shù)高速數(shù)字系統(tǒng)中，分配的上升邊大約為時鐘周期的10%[4]，因此，知道了驅(qū)動端輸出的最小時鐘周期Tclk，就可以大概估算Tr的大小。即有：

Tr=Tclk×10%

(3)

使用時鐘周期進行估算的結(jié)果通常也是比較嚴(yán)格的，因為器件的封裝寄生參數(shù)或者負(fù)載會使晶體管固有的上升/下降時間大幅減緩。

實際工作中，很多時候，電路設(shè)計人員并沒有向PCB Layout工程師提供Tr的信息，PCB Layout工程師從電路設(shè)計人員那里得到的只有進行差分等長控制的模糊要求。因而如何確定差分等長控制大小就顯得很重要，第三種方法無疑為PCB Layout工程師提供了一種簡單的解決方案：只需獲得信號線上的最高時鐘頻率就可以了。而最高時鐘頻率是設(shè)計人員心里最有數(shù)的設(shè)計參數(shù)，且通常在PCB設(shè)計之初就會提供給PCB Layout工程師。

通過使用最后一種方法進行估算，給出常見時鐘周期下差分對間相對時延(0.05Tr)控制范圍的參考值，如表1所示。

表1 常見時鐘周期下差分等長控制范圍

3 仿真驗證

以TMS320與MT41J256M16之間的DQS(Data Strobe)差分信號為例，使用Cadence仿真軟件仿真內(nèi)存控制芯片向DRR3內(nèi)存發(fā)送DQS信號的情形，并分析其對數(shù)據(jù)信號建立保持時間的影響，來對前面的分析進行驗證。仿真電路如圖4所示，其中輸出引腳的參考電壓為1.5 V，內(nèi)存控制芯片與內(nèi)存芯片之間直連，采用ODT(On-Die Termination)模式，傳輸線長800 mil，差分阻抗100歐姆，仿真時鐘周期800 MHz。在DQS正相端串接一段50歐姆的傳輸線來模擬差分對的不等長現(xiàn)象。差分等長時，50歐姆單端傳輸線長為0 mil。

圖4 仿真電路

對差分等長時的電路進行仿真。圖5所示為差分信號正相端的輸出信號，測得其上升時間約為216 ps，下降時間約為219 ps，因而最小上升/下降時間Tr為216 ps。圖6所示為仿真得到的數(shù)據(jù)信號DQ和選通信號DQS的眼圖，測量得到建立時間約為205 ps，保持時間約為337 ps。根據(jù)仿真得到的DQS和DQ信號的翻轉(zhuǎn)速率，查找數(shù)據(jù)手冊可知，接收端對數(shù)據(jù)信號最小建立時間的要求為85 ps，最小保持時間為95 ps，因而，最小建立時間裕量為120 ps，保持時間裕量為242 ps。

圖5 輸出信號上升/下降時間

再分別考慮正相端存在0.05Tr相移、0.2Tr相移和0.5Tr相移時的情況。將單端傳輸線長度分別設(shè)置為60 mil、240 mil和600 mil來對電路進行仿真。四次仿真得到的差分信號波形和共模信號波形如圖7和圖8所示。

圖6 DQ和DQS信號眼圖

從圖7可以看出，當(dāng)差分線存在0.05Tr和0.2Tr的相對時延時，失真度較小。特別是當(dāng)相對時延為0.05Tr時，差分信號相對于無相對時延的差分信號波形只有約5 ps的偏移，這個偏移使得數(shù)據(jù)信號的建立時間裕量增加了約5 ps，保持裕量時間減少了約5 ps。雖然保持時間裕量有所減小，但對于242 ps的保持時間裕量來說，這個偏移量是很小的，對于時序的影響可以忽略不計。而對于相對時延為0.5Tr時的情形，此時DQS信號波形的偏移量達到了約60 ps，雖然這個偏移量仍然在裕量范圍內(nèi)，但還是應(yīng)該引起足夠的重視。

圖7 不同相對時延的差分信號波形

再來看圖8所示的共模信號波形，其隨著相移的增大，波形逐漸呈現(xiàn)出明顯的周期性波動，并且波動幅度越來越大。分別對相對時延為0.05Tr、0.2Tr以及0.5Tr時，共模信號的峰峰值進行測量，得到測量結(jié)果分別約為61 mV、176 mV、430 mV，最大值是最小值的7倍。其最大波波動幅度分別約為4.3%、12%和29%。

由此可見，仿真結(jié)果與前面使用數(shù)學(xué)函數(shù)圖分析得到的結(jié)果是比較符合的，當(dāng)差分線對間的相對時延小于0.05Tr時，其對信號的影響已經(jīng)很小了。

圖8 不同相對時延的共模信號波形

再使用輸出端輸出信號的最小時鐘周期對相對時延控制范圍進行估算。從器件手冊中查知，器件的最小時鐘周期為1.25 ns，即時鐘頻率為800 MHz。由表1可知，相對時延應(yīng)控制在6.3 ps以內(nèi)，即傳輸線長度約35 mil。顯然，這個值比仿真得到的0.05Tr(60 mil)的相對時延控制范圍小得多。由此可見，估算得到的相對時延控制范圍是比較保守的，其要比通過仿真得到結(jié)果要嚴(yán)格。

4 結(jié) 語

本文分析了上升/下降時間對差分信號的影響，得出了高速PCB設(shè)計中，差分等長的控制范圍應(yīng)在0.05Tr以內(nèi)，并提出了使用信號最小時鐘周期或最高頻率來確定信號Tr的方法。使用該方法確定差分等長的控制范圍，簡單而實用，可以大大提高PCB Layout工程師的工作效率。需要注意的是，使用該方法來確定差分等長控制范圍，主要適用于信號頻率在100MHz到 5.5GHz時的高速PCB設(shè)計。這是因為頻率較低時，差分等長沒有那么嚴(yán)格的要求，只需進行適度的控制即可；而頻率較高時，計算得到的結(jié)果將接近工藝極限，計算也將失去意義。

[1] 邱劍. 差分線對的PCB設(shè)計要點[J]. 通信技術(shù)，2010，43(06) :221-223． QIU Jian． Main Point on PCB Design of Differential Signal[J].Communications Technology 2010,43(06) :221-223.

[2] 侯瑩瑩,胥佳. 線形結(jié)構(gòu)對差分傳輸線信號完整性的影響[J]. 電子測試，2009(2). HOU Ying-ying, Xu Jia．Impact of Different Shapes of Differential Transmission Lines on Signal Integrity[J].Electronic Test,2009(2).

[3] Geoff Lawday,David Ireland,Greg Edlund. 閻照文譯.信號完整性指南——實時測試、測量與設(shè)計仿真[M].北京:電子工業(yè)出版社，2010:43. Geoff Lawday,David Ireland,Greg Edlund. YAN Zhao-wen Translated.A Signal Integrity Engineer’s Companion Real-time Test and Measurement and Design Simulation[M]. Beijin:Electronic Industry Press，2010:43.

[4] Eric Bogatin．李玉山譯．信號完整性分析[M]．北京:電子工業(yè)出版社，2005:12． Eric Bogatin．LI Yu-shan translated．Signal Integrity Analysis[M]．Beijin:Electronic Industry Press，2005:12．

Isometric Processing of Differential Lines and Simulation Verification in High-Speed PCB Design

YANG Zhang-ping

(No.30 Institute of CETC，Chengdu Sichuan 610041，China)

Generally in high speed PCB design, relative time delay of between the two transmission lines of differential signal needs to be controlled, so as to maintain the signal integrity. Thus, how to deal with the difference of the two lines is a problem that needs to be solved. Based on the analysis of different relative time delays affecting the differential and common-mode signal waves, a conclusion that the above effect is associated with the signal rise/fall time is drawn, and method to determine the rise/fall time also given. Finally, simulation of the signals of between DSP(Digital Signal Processor)and DDR3 DDR3(Double Data Rate Tree) memory indicates the correctness of above analysis result.

differential signal; common-mode signal; relative time delay;rise/fall time;simulation

10.3969/j.issn.1002-0802.2015.05.024

2014-12-05；

2015-04-09 Received date:2014-12-05；Revised date：2015-04-09

文獻標(biāo)志碼：A 文章編號：1002-0802(2015)05-0626-05

楊章平(1980—)，男，碩士，工程師，主要研究方向為SI/PI。