錢宏文，付俊愛，陳珍海

（中國電子科技集團(tuán)公司第58研究所，江蘇 無錫 214035）

1 引言

當(dāng)前集成電路行業(yè)進(jìn)入超深亞微米和納米（28 nm及以下）設(shè)計(jì)時(shí)代，電子系統(tǒng)內(nèi)部不同芯片之間的互聯(lián)問題越來越突出，以往許多被忽視的物理效應(yīng)對信號完整性和設(shè)計(jì)可靠性的影響日益顯著，己成為影響芯片功能和性能的關(guān)鍵因素。隨著ADC采樣速率和動態(tài)范圍的不斷提高，高速ADC數(shù)據(jù)輸出端口的重要性日益突出。高速ADC所使用的輸出接口類型種類繁多，從傳統(tǒng)的TTL、CMOS數(shù)字邏輯接口到LVTTL、LVCMOS等優(yōu)化的數(shù)字邏輯接口，再到差分串行LVDS、CML輸出接口以及近幾年采用的Serdes接口，各類輸出接口的數(shù)據(jù)傳輸率也不斷提高。

2 數(shù)字邏輯接口標(biāo)準(zhǔn)

高速ADC電路發(fā)展的早期，絕大多數(shù)ADC器件都采用TTL和CMOS數(shù)字邏輯標(biāo)準(zhǔn)。近幾年隨著數(shù)字處理系統(tǒng)電源電壓的不斷降低，產(chǎn)生了許多針對不同應(yīng)用的低壓、高速的數(shù)字邏輯標(biāo)準(zhǔn)，典型的標(biāo)準(zhǔn)是LVTTL和LVCMOS。它們的主要性能參數(shù)如表1所示。

表1 數(shù)字接口邏輯標(biāo)準(zhǔn)對比

對于芯片間需要的大量數(shù)據(jù)傳輸，傳統(tǒng)的實(shí)現(xiàn)方式通常采用并行輸出。然而由于并行傳輸在高頻下時(shí)鐘抖動和偏斜所帶來的設(shè)計(jì)挑戰(zhàn)，阻礙了并行傳輸頻率的進(jìn)一步提高。相比較而言，高速串行差分?jǐn)?shù)據(jù)傳輸系統(tǒng)采用了源同步數(shù)據(jù)傳輸方式，所以高速串行差分?jǐn)?shù)據(jù)傳輸系統(tǒng)更適合于現(xiàn)代信息系統(tǒng)的需要[1]。串行差分信號傳輸技術(shù)將兩個(gè)信號耦合在一起，并確保這兩個(gè)信號之間保持180°的理想相位偏移，使信號源電流和反饋電流方向正好相反。這樣可以使得各對耦合差分信號有較大的抑制噪音能力，免受共模噪音影響。

3 串行差分輸出接口

目前國內(nèi)外常用的串行接口形式主要有3種：LVPECL、LVDS和CML。3種串行接口技術(shù)的電參數(shù)標(biāo)準(zhǔn)如表2所示[2~3]。其中LVDS和CML無論從結(jié)構(gòu)、成本、功耗上都優(yōu)于LVPECL，所以LVDS和CML是應(yīng)用最為廣泛的高速串行接口電路。

表2 常用高速串行接口技術(shù)的電參數(shù)標(biāo)準(zhǔn)

3.1 LVDS輸出接口技術(shù)

圖1是適用于高速數(shù)據(jù)傳輸?shù)腖VDS傳輸技術(shù)原理示意圖。圖中全差分負(fù)載ZL是為了提高傳輸路徑的阻抗匹配[4~5]。LVDS是一種電流環(huán)信號傳輸技術(shù)，其電流環(huán)的方向（順時(shí)針或逆時(shí)針）決定邏輯電平（高態(tài)或低態(tài)）。在線對的1條線上激勵3.5 mA左右的電流，并通過線對的另1條線返回。在終端電阻器RT-R產(chǎn)生大約± 350 mV 電壓（± 3.5 mA × 100 Ω = ±350 mV）。接收器量測此壓降的極性，正電壓對應(yīng)邏輯高態(tài)、負(fù)電壓對應(yīng)邏輯低態(tài)。

圖1 LVDS傳輸原理

LVDS的相對恒定、小輸出電流降低了電源/地噪聲。由于信號對中的電流是緊密耦合的電流環(huán)，所以邊緣場趨于消除，從而降低了電磁干擾。同時(shí)，采用差分方式傳送數(shù)據(jù)，有著比單端傳輸方式更強(qiáng)的共模噪聲抑制能力。因?yàn)橐粚Σ罘志€對上的電流方向是相反的，當(dāng)共模方式的噪聲耦合到線對上時(shí)，在接收器輸入端產(chǎn)生的效果是相互抵消的，因而對信號的影響很小。

3.1.1 LVDS發(fā)送電路原理

LVDS發(fā)送電路的基本原理如圖2所示。發(fā)送電路的基本原理為一個(gè)全橋式驅(qū)動電路（見圖2（a）），Ib是3.5 mA的恒流源。Ib在輸入信號D和Dn的控制下通過改變流過終端電阻的電流方向發(fā)送邏輯信號。當(dāng)D開關(guān)有效時(shí)，Ib從Vop向右經(jīng)過終端電阻流過Von；當(dāng)Dn開關(guān)有效時(shí)，Ib從Von向左經(jīng)過終端電阻流過Vop。

圖2 LVDS發(fā)送電路的基本原理

圖2（b）是這種全橋式驅(qū)動電路的一種實(shí)現(xiàn)方式，M1和M3是尺寸工藝相同的PMOS管，M2和M4是尺寸工藝相同的NMOS管，D和Dn是由同一Vin輸入CMOS信號導(dǎo)出的互為反相的信號，輸出Vop和Von在外部接阻值為100 Ω的終端電阻，構(gòu)成回路。當(dāng)Dn為高電平、D為低電平時(shí)，Ml和M4管導(dǎo)通，M2和M3管截止，電流從Vop流向Von，并產(chǎn)生350 mV的壓降；反之，當(dāng)Dn為低電平、D為高電平時(shí)，M2和M3管導(dǎo)通，Ml和M4管截止，電流從Von流向Vop，并產(chǎn)生350 mV的壓降。這樣就把一個(gè)CMOS信號轉(zhuǎn)換成了LVDS信號。

3.1.2 LVDS發(fā)送電路結(jié)構(gòu)

LVDS驅(qū)動器電路主要分為電平轉(zhuǎn)換單元、輸入信號調(diào)整單元、電流模主體驅(qū)動單元、共模反饋電路等幾大功能模塊，如圖3所示。電平轉(zhuǎn)換單元主要完成的功能為將core內(nèi)電壓進(jìn)行升壓處理，將低壓內(nèi)部高速數(shù)據(jù)信號轉(zhuǎn)換為高壓接口信號。輸入信號轉(zhuǎn)換單元將輸入的經(jīng)過升壓后的數(shù)據(jù)流信號進(jìn)行改善，恢復(fù)成其輸入的數(shù)據(jù)（包括最小數(shù)據(jù)寬度，數(shù)據(jù)組成等）。由于LVDS電流模驅(qū)動電路的驅(qū)動開關(guān)管尺寸一般都比較大，而輸入信號為沒有任何驅(qū)動能力的數(shù)字邏輯信號，因此我們需要一個(gè)開關(guān)驅(qū)動電路將輸入數(shù)字信號轉(zhuǎn)換成互補(bǔ)驅(qū)動信號D和Dn。電流模驅(qū)動模塊一般采用圖2（b）所示電路，M1~M6組成了全橋式驅(qū)動電路，以提供輸出電流方向不斷切換的3.5 mA的電流。由于LVDS輸出信號的共模電平必須穩(wěn)定在1.2 V左右，因此需要設(shè)置一個(gè)共模反饋電路來穩(wěn)定共模輸出電壓。

圖 3 LVDS發(fā)送電路結(jié)構(gòu)

3.2 CML接口技術(shù)

CML（current mode logic）是繼ECL、LVDS之后又一種采用低電壓差分信號傳輸技術(shù)的高速串行接口，是一種廣泛應(yīng)用于網(wǎng)絡(luò)物理層和SerDes電路的一種非官方標(biāo)準(zhǔn)[7~9]。CML串行數(shù)據(jù)傳輸率的范圍一般為1 Gbps~10 Gbps，而且還可以達(dá)到更高，其支持的最大傳輸速率取決于發(fā)送器和接收器所采用的制造工藝。CML接口信號電平?jīng)]有一個(gè)固定的標(biāo)準(zhǔn)，因此不同廠商設(shè)計(jì)的CML有自己特定的規(guī)范。

3.2.1 CML接口結(jié)構(gòu)和工作原理

單級CML buffer類似于傳統(tǒng)的差分放大器，圖4是標(biāo)準(zhǔn)的單級CML buffer。CML工作原理和它的結(jié)構(gòu)一樣簡單，如圖4所示。

尾電流源提供一個(gè)穩(wěn)定的電流Iss，輸入信號A、AN使Ml、M2輪流導(dǎo)通，也就是M1、M2推挽輸出。這樣輸出就在（VDD-Iss×R）到VDD之間擺動，差分輸出擺幅為Iss×R，通過調(diào)整Iss和R就可以得到理想擺幅的輸出驅(qū)動電壓。

圖4 單級CML buffer結(jié)構(gòu)示意圖

CML信號傳輸系統(tǒng)有多種信號傳輸方式?？梢允褂肁C耦合，當(dāng)使用編碼的時(shí)候也可以使用DC耦合。AC耦合可以用在發(fā)送器和接收器使用不同供電電壓的系統(tǒng)中。當(dāng)使用AC耦合時(shí)，耦合電容要足夠大，這樣可以避免在連續(xù)傳相同數(shù)據(jù)位時(shí)出現(xiàn)數(shù)據(jù)丟失。圖5為CML信號擺幅在300 mV條件下的AC耦合和DC耦合方式。

圖5 CML的耦合方式

3.2.2 CML發(fā)送器電路結(jié)構(gòu)

CML驅(qū)動器分為主體電路和輔助電路兩部分[10]。主體驅(qū)動電路主要包含電平轉(zhuǎn)換模塊、信號轉(zhuǎn)換模塊、CML驅(qū)動模塊；輔助電路主要有用于測試的偽隨機(jī)碼生成器模塊PRBS和用于生成偏置電壓的基準(zhǔn)電壓模塊，如圖6所示。

CML驅(qū)動器的設(shè)計(jì)中，電平轉(zhuǎn)換模塊的作用就是將ADC數(shù)字內(nèi)核電壓轉(zhuǎn)換為接口電平電壓，若內(nèi)外電壓一致，則可以省略該電路的使用。驅(qū)動器中CML緩沖驅(qū)動模塊主要是由多級CML buffer構(gòu)成。單級CML buffer的結(jié)構(gòu)類似于差分放大器，可以采用如圖4所示的標(biāo)準(zhǔn)單級CML buffer[9]。采用該結(jié)構(gòu)的CML輸出速率達(dá)28 Gbps。

圖6 CML驅(qū)動器結(jié)構(gòu)

4 總線輸出接口在ADC中的應(yīng)用

高速流水線ADC產(chǎn)品的輸出最先開始采用的是并行CMOS/LVDS輸出。隨著ADC分辨率的提高和多通道集成的應(yīng)用需求，采用并行輸出技術(shù)所需要的輸出引腳數(shù)過多，極大地增加了系統(tǒng)PCB連線的設(shè)計(jì)復(fù)雜度。通過采用高速串行輸出接口格式，每個(gè)ADC的數(shù)據(jù)輸出引腳數(shù)目大為減少，極大地簡化了系統(tǒng)間連線設(shè)計(jì)的復(fù)雜度。近年來，隨著ADC數(shù)據(jù)傳輸率的進(jìn)一步增加，光傳輸系統(tǒng)所用的SerDes技術(shù)開始運(yùn)用于高速高精度ADC的輸出接口模塊。

4.1 并行LVCMOS/LVDS輸出格式

對于采用并行接口的ADC來說，當(dāng)ADC采樣速率在150 MSPS以下時(shí)，通常采用LVCMOS輸出即可滿足要求；對于采樣速率超過150 MSPS的ADC電路產(chǎn)品來說，CMOS電平的高低轉(zhuǎn)換時(shí)間太長，已經(jīng)無法滿足應(yīng)用需求，因此大都采用并行LVDS輸出技術(shù)，即每位輸出采用一對LVDS差分輸出引腳的方式。

圖7所示為ADI公司2款分別采用LVCMOS和LVDS輸出形式的14位125 MSPS的ADC電路產(chǎn)品的封裝引腳圖。圖7（a）是AD9254電路的引腳排列，其采用的是并行LVCMOS輸出，可以看出其使用的引腳數(shù)目為48[11]。圖7（b）是AD9258電路的引腳排列，其采用的是并行LVDS輸出，可以看出其使用的引腳數(shù)目為64，有效輸出引腳數(shù)目增加了14個(gè)[12]。LVDS電路根據(jù)其輸出數(shù)據(jù)率的不同，可以工作在單倍數(shù)據(jù)率和雙倍數(shù)據(jù)率兩種模式。

圖8是ADI公司的AD9230電路在不同工作模式下的引腳排列，該電路是一款12位250 MSPS的流水線ADC電路產(chǎn)品，其采用的是并行LVDS輸出[13]。圖8（a）是AD9230電路采用單倍數(shù)據(jù)率LVDS模式下的引腳排列，可以看出其所使用的引腳數(shù)目為56；圖8（b）是AD9230電路采用雙倍數(shù)據(jù)率LVDS模式下的引腳排列，可以看出其通過引腳復(fù)用，所使用的有效引腳數(shù)目為44個(gè)，減少了12個(gè)。

圖9所示為上述采用LVCMOS和LVDS輸出形式的14位125 MSPS的ADC電路產(chǎn)品中輸出接口時(shí)序圖。圖9（a）是AD9254電路所采用的典型并行LVCMOS輸出時(shí)序，可以看出對于CMOS輸出，一個(gè)時(shí)鐘周期輸出一個(gè)并行14位的數(shù)字碼，采用DCO上升沿采樣；圖中的模擬輸入為N時(shí)對應(yīng)的數(shù)字輸出碼為N-13，原因在于AD9254內(nèi)部流水線冗余延時(shí)為13個(gè)時(shí)鐘周期。

圖7 采用并行輸出格式的ADC電路

圖9（b）是AD9230電路所采用的單倍數(shù)據(jù)率LVDS輸出時(shí)序，即一個(gè)時(shí)鐘周期輸出一個(gè)并行12位的數(shù)字碼，采用DCO上升沿采樣；圖中的模擬輸入為N時(shí)對應(yīng)的數(shù)字輸出碼為N-7，原因在于AD9254內(nèi)部流水線冗余延時(shí)為7個(gè)時(shí)鐘周期。圖9（c）是AD9230電路所采用的雙倍數(shù)據(jù)率LVDS輸出時(shí)序，即一個(gè)時(shí)鐘周期輸出兩個(gè)并行12位的數(shù)字碼，采用DCO上升沿和下降沿雙沿同時(shí)采樣，從而數(shù)據(jù)率翻倍，但同時(shí)時(shí)鐘抖動要求增加。

圖8 ADC電路采用的并行LVDS輸出格式

4.2 串行LVDS輸出格式

采用并行LVDS輸出技術(shù)可有效解決ADC輸出速率的限制問題，但是隨著單片集成ADC通道數(shù)的增加，其所需要使用的輸出引腳數(shù)也會相應(yīng)倍增。通過采用雙倍數(shù)據(jù)率數(shù)據(jù)輸出，輸出時(shí)鐘的上升沿和下降沿同時(shí)采樣，可以使所需要的引腳數(shù)減半。依此類推，通過采用更高倍數(shù)據(jù)率的輸出技術(shù)和采樣時(shí)鐘，則可以將輸出引腳的數(shù)目進(jìn)一步壓縮，最大化發(fā)揮LVDS輸出技術(shù)的數(shù)據(jù)吞吐率優(yōu)勢，這就是串行LVDS輸出技術(shù)。例如，對于16位125 MSPS的ADC電路，通過16倍數(shù)據(jù)率輸出和2 GHz采樣時(shí)鐘進(jìn)行采樣，采用一對LVDS差分輸出引腳即可滿足需求。然而，由于LVDS傳輸速率小于2 Gbps，16×125 MSPS的數(shù)據(jù)傳輸率接近上限，通常將16位數(shù)據(jù)分為2組進(jìn)行輸出，因此總共需要4個(gè)數(shù)據(jù)輸出引腳。

圖9 典型并行輸出ADC的輸出時(shí)序圖

圖10所示為ADI公司1款采用串行LVDS輸出形式的4通道單片集成16位125 MSPS的ADC電路產(chǎn)品AD9653的封裝引腳圖，可以看出其使用的引腳數(shù)目僅為48[14]。若采用雙倍數(shù)據(jù)率并行LVDS輸出，則需要使用96個(gè)引腳，可見串行LVDS技術(shù)的輸出引腳數(shù)目大為降低。圖11是AD9653電路所采用的串行LVDS輸出時(shí)序，電路根據(jù)不同輸出模式可以采用奇數(shù)8位和偶數(shù)8位各用一對LVDS差分輸出引腳的組合，或者采用高8位和低8位各用一對LVDS差分輸出引腳組合，采樣時(shí)鐘CLK一個(gè)周期差分?jǐn)?shù)據(jù)線D0和D1各輸出一組8位的串行數(shù)字碼；輸出時(shí)鐘DCO為采樣時(shí)鐘CLK的8倍頻時(shí)鐘， FCO為與輸入采樣時(shí)鐘同頻的時(shí)鐘，輸出數(shù)據(jù)采用DCO上升沿采樣。

對于16位ADC的高速串行輸出，輸出16位數(shù)字碼必須轉(zhuǎn)換為串行碼流才能用于LVDS串行輸出。圖12是一種可用于AD9653電路的16位并行數(shù)字碼轉(zhuǎn)串行輸出的電路模塊結(jié)構(gòu)圖。首先，輸入16位并行數(shù)字碼進(jìn)行并轉(zhuǎn)串處理得到兩組8位串行碼；其次，8位串行碼進(jìn)入卷積處理模塊，同8位1 GHz的偽隨機(jī)碼進(jìn)行編碼處理，以增加輸出數(shù)字碼的抗干擾能力，降低誤碼率；最后，經(jīng)編碼后的碼流由LVDS發(fā)送器輸出。

圖10 AD9653引腳圖

圖11 AD9653串行數(shù)據(jù)輸出時(shí)序

圖12 用于AD9653電路的16位并行轉(zhuǎn)串行模塊

4.3 SerDes總線輸出

雖然串行LVDS輸出技術(shù)較并行CMOS/LVDS輸出技術(shù)減少了大量的輸出引腳，但由于其可支持的最高速度受到了限制，在傳輸更高采樣率的ADC輸出數(shù)據(jù)時(shí)，一對LVDS差分輸出電路的數(shù)據(jù)吞吐率難以滿足要求，需要采用多對LVDS輸出電路，從而增加了輸出引腳數(shù)目。通過采用輸出數(shù)據(jù)吞吐率更高的SerDes總線接口技術(shù)，一個(gè)ADC僅需一組SerDes輸出線，即2個(gè)輸出引腳，就可滿足需求。

SerDes總線接口包括編碼發(fā)送和解碼接收兩大組成部分，對于高速ADC來說僅使用編碼發(fā)送模塊。圖13所示為一種2.5 Gbps傳輸速率的SerDes發(fā)送電路的系統(tǒng)結(jié)構(gòu)，可以看出該發(fā)送電路主要包括8 b/10 b編碼電路、并轉(zhuǎn)串電路、輸出驅(qū)動器和鎖相環(huán)電路等部分[15]。

圖13 一種SerDes發(fā)送電路的系統(tǒng)結(jié)構(gòu)

發(fā)送電路中的 8 b/10 b 編碼電路對輸入到發(fā)射機(jī)的16位并行數(shù)據(jù)以及控制碼（也即K碼）進(jìn)行編碼。發(fā)送器電路中的8 b/10 b編碼電路是為了串行數(shù)據(jù)的直流平衡，避免出現(xiàn)長時(shí)間的“0”或者“1”，以方便接收器實(shí)現(xiàn)時(shí)鐘數(shù)據(jù)恢復(fù)（CDR）。輸入的16位并行數(shù)據(jù)TXD0~TXD15首先分成高低兩個(gè)字節(jié)，每個(gè)字節(jié)附帶一位控制位（TKMSB和TKLSB）。數(shù)據(jù)位和控制位總共18位信號分成兩組，分別進(jìn)入兩個(gè)并行的編碼器。當(dāng)控制位TKMSB或TKLSB為高電平時(shí)，編碼電路對相應(yīng)的數(shù)據(jù)字節(jié)進(jìn)行K碼編碼，即控制碼編碼；為低電平時(shí)，對相應(yīng)的字節(jié)進(jìn)行D碼編碼，即數(shù)據(jù)編碼。并串轉(zhuǎn)換模塊由并行輸入控制邏輯、輸入寄存器、高速移位寄存器和若干邏輯門組成，一般有串行結(jié)構(gòu)、并行結(jié)構(gòu)和樹形結(jié)構(gòu)3種。圖13電路中經(jīng)過8 b/10 b編碼后的數(shù)據(jù)為2 組10 bit的并行數(shù)據(jù)，經(jīng)過多選器后輸出一組頻率為2倍發(fā)射時(shí)鐘頻率的并行數(shù)據(jù)，再經(jīng)過10:1并串轉(zhuǎn)換電路，實(shí)現(xiàn)高速的并串轉(zhuǎn)換。

在SerDes總線技術(shù)的各種形式中，近年來在高速ADC中運(yùn)用最為廣泛的是JESD204B標(biāo)準(zhǔn)接口。JESD204B標(biāo)準(zhǔn)串行接口技術(shù)，較之CMOS和LVDS接口產(chǎn)品在速度、尺寸和成本上更有優(yōu)勢。圖14所示是一種用于Intersil公司14位500 MSPS流水線ADC電路ISLA214S50的JESD204B輸出電路的模塊結(jié)構(gòu)圖[16]。其核心模塊結(jié)構(gòu)和圖13中的SerDes發(fā)送器電路結(jié)構(gòu)類似，由于該14位ADC采樣速率達(dá)500 MSPS，因此所使用的JESD204B模塊的數(shù)據(jù)率為7 Gbps。

5 總結(jié)

隨著ADC采樣速率和分辨率的持續(xù)提高，高速高精度ADC的輸出數(shù)據(jù)吞吐率同步提高。傳統(tǒng)的TTL和CMOS等數(shù)字接口邏輯已無法滿足高速ADC的應(yīng)用需求。為解決該類瓶頸限制問題，LVTTL、LVCMOS等優(yōu)化的數(shù)字邏輯接口、更高速的差分串行LVDS、CML輸出接口以及最近幾年采用的SerDes接口均被運(yùn)用于ADC輸出接口模塊。

圖14 用于ISLA214S50電路的JESD204B模塊結(jié)構(gòu)圖

在高速ADC的具體應(yīng)用中，并行LVTTL和LVCMOS接口時(shí)序簡單易于使用，但最高傳輸速率被限制在150 MSPS以下；并行LVDS技術(shù)可以大幅提高傳輸速率，但是PAD接口數(shù)目太多，無法在多通道集成的ADC系統(tǒng)中使用；采用多倍速率采樣的高速串行LVDS技術(shù)可以大幅減小ADC所使用的PAD端口數(shù)目，特別適用于多通道系統(tǒng)集成ADC系統(tǒng)使用，然而LVDS數(shù)據(jù)傳輸率的上限限制了ADC采樣速率；采用SerDes技術(shù)可以突破串行LVDS技術(shù)的速率限制，但是接口系統(tǒng)的設(shè)計(jì)復(fù)雜度大幅提升。

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