胡永強(qiáng)，周曉彬

（中國(guó)電子科技集團(tuán)公司第58研究所，江蘇 無(wú)錫 214035）

1 概述

SOI工藝采用絕緣的氧化物進(jìn)行全介質(zhì)隔離技術(shù)，可以徹底消除體硅工藝的閂鎖效應(yīng)，并具有寄生電容小、工作速度快，集成度高、抗輻照能力強(qiáng)等優(yōu)勢(shì)，因而在空間輻射環(huán)境電子系統(tǒng)中得到重點(diǎn)應(yīng)用。

SOI工藝一般采用很薄的硅膜進(jìn)行制備，這與體硅工藝存在很大的不同。器件下方的埋氧是熱的不良導(dǎo)體，大約比硅小兩個(gè)數(shù)量級(jí)，嚴(yán)重影響ESD保護(hù)器件的散熱。國(guó)外曾對(duì)SOI NMOS器件和體硅NMOS器件進(jìn)行過(guò)對(duì)比研究，通過(guò)特殊處理方法將兩個(gè)尺寸、版圖布局完全相同的SOI NMOS器件和體硅NMOS器件制備在同一硅襯底材料上，評(píng)價(jià)結(jié)果顯示SOI器件對(duì)ESD的承受能力遠(yuǎn)小于體硅器件[1]。因而SOI電路的ESD保護(hù)設(shè)計(jì)已成為設(shè)計(jì)者面臨的一項(xiàng)嚴(yán)重挑戰(zhàn)。

ESD保護(hù)網(wǎng)絡(luò)中一般將電源地供電網(wǎng)絡(luò)的金屬布線(xiàn)作為ESD泄放通路的總線(xiàn)（ESD BUS）。信號(hào)端口或其他電源地端口通過(guò)相應(yīng)的ESD保護(hù)器件將ESD電流導(dǎo)入到ESD BUS上，將端口之間的ESD應(yīng)力泄放到地。需要注意的是由于SOI材料不具備體硅材料的硅-襯底，不同電源域的地線(xiàn)之間也需要設(shè)計(jì)ESD泄放通路。由此可見(jiàn)，ESD保護(hù)設(shè)計(jì)不僅需要設(shè)計(jì)高效、穩(wěn)定而且強(qiáng)壯的ESD保護(hù)器件，還需要構(gòu)建完備的能將各端口之間ESD電流泄放的ESD網(wǎng)絡(luò)。

本文闡述了一款基于0.5 μm部分耗盡SOI（PD SOI）工藝的數(shù)字信號(hào)處理電路（DSP）ESD設(shè)計(jì)理念和方法，并通過(guò)ESD測(cè)試、TLP分析等方法對(duì)其ESD保護(hù)網(wǎng)絡(luò)進(jìn)行分析，找出ESD網(wǎng)絡(luò)設(shè)計(jì)的薄弱環(huán)節(jié)。通過(guò)對(duì)ESD器件與保護(hù)網(wǎng)絡(luò)的設(shè)計(jì)優(yōu)化，并經(jīng)過(guò)流片驗(yàn)證，將電路的ESD保護(hù)能力由1 000 V（HBM）提高到2 500 V（HBM）。

2 ESD網(wǎng)絡(luò)設(shè)計(jì)

文獻(xiàn)資料顯示柵控二極管相對(duì)于NMOS器件具有更有效的空間效率，可以達(dá)到4 kV（HBM）的ESD保護(hù)水平[2]，因此在此款數(shù)字信號(hào)處理電路（DSP）的ESD網(wǎng)絡(luò)設(shè)計(jì)中，更多采用了柵控二極管作為主要ESD保護(hù)器件。

該數(shù)字信號(hào)處理電路（DSP）采用數(shù)字電路設(shè)計(jì)流程，使用自主設(shè)計(jì)的基于部分耗盡SOI（PD SOI）工藝的標(biāo)準(zhǔn)單元庫(kù)，其供電系統(tǒng)分為內(nèi)核供電和IO端口供電兩部分，因此IO端口分為輸入端口、輸出端口、雙向端口、內(nèi)核電源地端口和IO電源地端口等類(lèi)型。電路的ESD保護(hù)網(wǎng)絡(luò)采用上述單元的ESD保護(hù)器件進(jìn)行構(gòu)建。

圖1是輸入端口的ESD保護(hù)結(jié)構(gòu)示意圖。從圖中可以看出輸入端口采用了兩級(jí)ESD保護(hù)。由于柵控二極管（SDN、SDP）的反向擊穿電壓低于被保護(hù)MOS的柵氧擊穿電壓，因而當(dāng)ESD事件發(fā)生時(shí)可以將電平鉗位在安全范圍內(nèi)。

圖1 輸入端口ESD保護(hù)結(jié)構(gòu)示意圖

圖2是輸出端口的ESD保護(hù)結(jié)構(gòu)示意圖?；谠揝OI工藝流片的設(shè)計(jì)經(jīng)驗(yàn)，NMOS驅(qū)動(dòng)管自身承受能力不夠強(qiáng)，在進(jìn)入Snapback后很容易失效，因此需要并聯(lián)接入額外的柵控二極管（SDN、SDP）作為ESD保護(hù)器件。但是，由于柵控二極管的反向擊穿電壓接近甚至高于SOI器件擊穿電壓，輸出驅(qū)動(dòng)管仍有可能被觸發(fā)進(jìn)入Snapback，所以為了降低ESD應(yīng)力對(duì)NMOS驅(qū)動(dòng)管的沖擊，我們采用了實(shí)用新型專(zhuān)利技術(shù)，在輸出驅(qū)動(dòng)管的輸出端加入一個(gè)電阻進(jìn)行降壓、限流[3]，降低ESD電流對(duì)NMOS驅(qū)動(dòng)管的沖擊。

圖2 輸出端口ESD保護(hù)結(jié)構(gòu)示意圖

雙向端口將輸入端口和輸出端口合二為一。其ESD保護(hù)結(jié)構(gòu)示意圖如圖3所示。

圖3 雙向端口ESD保護(hù)結(jié)構(gòu)示意圖

圖4是內(nèi)核電源地端口以及IO電源地端口的ESD保護(hù)結(jié)構(gòu)示意圖。由于柵控二極管的反向擊穿電壓接近甚至高于SOI器件擊穿電壓，有可能發(fā)生內(nèi)部單元在ESD應(yīng)力下已經(jīng)發(fā)生結(jié)擊穿而柵控二極管由于反向擊穿電壓高而未開(kāi)始工作的情況。根據(jù)實(shí)踐經(jīng)驗(yàn)，我們通過(guò)增加?xùn)趴囟O管的周長(zhǎng)并通過(guò)用工藝優(yōu)化手段調(diào)節(jié)柵控二極管N-阱摻雜濃度來(lái)降低其反向擊穿電壓，可以避免發(fā)生上述情況。同電位的電源與電源之間、地與地之間采用正反雙向二級(jí)串聯(lián)的柵控二極管對(duì)（ESD Diode）構(gòu)建ESD電流泄放通路，同時(shí)也可以降低端口噪聲對(duì)內(nèi)核單元的影響。

圖4 電源地端口ESD結(jié)構(gòu)示意圖

由上述端口單元ESD保護(hù)器件構(gòu)建的全芯片ESD保護(hù)網(wǎng)絡(luò)如圖5所示。

3 ESD網(wǎng)絡(luò)分析

該數(shù)字信號(hào)處理電路（DSP）流片后進(jìn)行可靠性測(cè)試，發(fā)現(xiàn)其ESD性能不佳，僅達(dá)到1 000 V。在進(jìn)行1 500 V測(cè)試時(shí)出現(xiàn)雙向端口ESD失效，表現(xiàn)為被測(cè)試信號(hào)端口對(duì)IO地端口短路。ESD試驗(yàn)樣片重新進(jìn)行參數(shù)測(cè)試發(fā)現(xiàn)樣片電路的靜態(tài)電流偏大，失效的測(cè)試信號(hào)端口接觸測(cè)試異常，端口對(duì)地短路。

失效的樣片經(jīng)過(guò)EMMI分析，得到典型的失效點(diǎn)分析結(jié)果如圖6所示。出現(xiàn)的EMMI亮斑即漏電的位置位于NMOS驅(qū)動(dòng)管附近，即存在信號(hào)端口對(duì)IO地端口的短路。冗余NMOS驅(qū)動(dòng)管和柵控二極管位置沒(méi)有出現(xiàn)亮斑。這與ESD試驗(yàn)的結(jié)果相一致。

圖5 全芯片ESD保護(hù)網(wǎng)絡(luò)示意圖

圖6 失效點(diǎn)EMMI分析結(jié)果

另外對(duì)與該數(shù)字信號(hào)處理電路（DSP）一起搭版流片的ESD結(jié)構(gòu)測(cè)試芯片進(jìn)行TLP掃描發(fā)現(xiàn)，圖4中經(jīng)過(guò)工藝優(yōu)化的電源地之間的柵控二極管的反向擊穿電壓高于9 V，偏離了設(shè)定的原值（7~8 V），而未經(jīng)過(guò)工藝優(yōu)化的柵控二極管的反向擊穿電壓為14 V左右。對(duì)PCM的監(jiān)測(cè)發(fā)現(xiàn)用于限流的電阻方塊阻值低于設(shè)定的原值（45 Ω·□-1），僅為34 Ω·□-1。

由于雙向端口是由輸入端口和輸出端口合并而成，因此分析雙向端口ESD失效機(jī)理時(shí)如圖5所示的全芯片ESD保護(hù)網(wǎng)絡(luò)可以調(diào)整為圖7來(lái)進(jìn)行分析。

雙向端口的輸入輸出壓焊點(diǎn)與IO地端口的VSSIO壓焊點(diǎn)之間的ESD泄放路徑可能為圖中示意的幾種：

（1）路徑1：ESD電流經(jīng)過(guò)P+/N-柵控二極管（SDN）泄放到VSSIO；

（2）路徑2：ESD電流經(jīng)過(guò)限流電阻和二級(jí)保護(hù)的P+/N-柵控二極管（SDN）泄放到VSSIO；

（3）路徑3：ESD電流經(jīng)過(guò)N+/P-柵控二極管到達(dá)VDDIO再經(jīng)過(guò)VDDIO與VSSIO的ESD保護(hù)二極管（經(jīng)過(guò)工藝優(yōu)化的柵控二極管，反向擊穿電壓高于9 V）泄放到VSSIO；

（4）路徑4：ESD電流經(jīng)過(guò)限流電阻和被觸發(fā)進(jìn)入Snapback模式的冗余NMOS驅(qū)動(dòng)管（柵極接地的ggNMOS）泄放到VSSIO；

（5）路徑5：ESD電流經(jīng)過(guò)限流電阻和被觸發(fā)進(jìn)入Snapback模式的NMOS驅(qū)動(dòng)管（柵極由前級(jí)反相器驅(qū)動(dòng)）泄放到VSSIO。

雙向端口ESD結(jié)構(gòu)的設(shè)計(jì)原意是通過(guò)路徑1泄放ESD電流，通過(guò)路徑2電阻和柵控二極管的分壓鉗位保護(hù)下一級(jí)的MOS柵氧。但是由于未經(jīng)工藝優(yōu)化調(diào)整的柵控二極管的反向擊穿電壓為14 V，接近甚至高于NMOS的結(jié)擊穿電壓，而用于限流、降壓保護(hù)NMOS驅(qū)動(dòng)管的電阻由于方塊阻值較設(shè)定原值小，因而不能確保路徑1先于路徑5導(dǎo)通泄放ESD電流。國(guó)外文獻(xiàn)[2]發(fā)現(xiàn)柵極電位浮空的NMOS管的抗ESD能力小于同等寬長(zhǎng)比的ggNMOS，相差約幾百伏，因此失效的是位于路徑5上的驅(qū)動(dòng)NMOS而非位于路徑4的冗余NMOS。

另外路徑3中VDDIO與VSSIO的ESD保護(hù)二極管的反向擊穿電壓高于9 V，高于設(shè)定的原值（7~8 V），因此路徑3也不能及時(shí)泄放ESD電流。

綜上所述，原ESD網(wǎng)絡(luò)設(shè)計(jì)容易造成用于驅(qū)動(dòng)的NMOS受到損傷，出現(xiàn)對(duì)IO地端口的短路。輸出端口雖然存在與雙向端口類(lèi)似的路徑1與路徑5的ESD泄放通路，但是由于該數(shù)字信號(hào)處理電路（DSP）多數(shù)IO端口為雙向端口，卻只有3個(gè)IO端口為單純的輸出端口，所以輸出端口的ESD失效問(wèn)題沒(méi)有顯現(xiàn)出來(lái)。

圖7 雙向端口ESD失效分析示意圖

4 ESD保護(hù)網(wǎng)絡(luò)優(yōu)化

通過(guò)對(duì)ESD保護(hù)網(wǎng)絡(luò)的分析以及ESD失效機(jī)理，我們制定的ESD網(wǎng)絡(luò)優(yōu)化方案包含以下內(nèi)容：

（1）信號(hào)端口的P+/N-柵控二極管（SDN）增加掩模版，調(diào)整其反向擊穿電壓為10 V±5%。

通過(guò)增加掩模版進(jìn)行工藝優(yōu)化來(lái)降低P+/N-柵控二極管（SDN）的反向擊穿電壓可以使柵控二極管先于NMOS驅(qū)動(dòng)管導(dǎo)通泄放ESD電流，但是柵控二極管N-阱摻雜濃度的調(diào)整會(huì)使PN結(jié)反向漏電流增大。經(jīng)過(guò)權(quán)衡，我們將柵控二極管的反向擊穿電壓設(shè)定為10 V±5%。

（2）增加NMOS驅(qū)動(dòng)管的限流電阻方塊數(shù)，增加NMOS驅(qū)動(dòng)管柵長(zhǎng)。

由于工藝制備的限流電阻的方塊電阻較小，因此增加其方塊數(shù)提高電阻值可以進(jìn)一步保證柵控二極管先于NMOS驅(qū)動(dòng)管導(dǎo)通泄放ESD電流。增加NMOS驅(qū)動(dòng)管柵長(zhǎng)也可以使NMOS更難以觸發(fā)進(jìn)入Snapback。但是這兩處改動(dòng)會(huì)造成端口驅(qū)動(dòng)能力的下降，因此需要重新設(shè)計(jì)端口的驅(qū)動(dòng)管尺寸。

（3）通過(guò)繼續(xù)進(jìn)行工藝優(yōu)化，將電源地之間柵控二極管的反向擊穿電壓調(diào)整到7~8 V。

在ESD保護(hù)網(wǎng)絡(luò)中電源地布線(xiàn)一般會(huì)用作ESD BUS，因此電源地之間ESD電流泄放通路的可靠性將會(huì)影響全芯片的ESD保護(hù)性能。所以需要繼續(xù)進(jìn)行工藝優(yōu)化，將電源地之間柵控二極管的反向擊穿電壓調(diào)整到設(shè)定原值7~8 V。

采用上述優(yōu)化方案，對(duì)該數(shù)字信號(hào)處理電路（DSP）進(jìn)行設(shè)計(jì)優(yōu)化后再次投產(chǎn)流片，經(jīng)過(guò)可靠性測(cè)試其ESD防護(hù)能力由1 000 V（HBM）提高到了2 500 V（HBM）。

5 小結(jié)

本文所闡述的ESD保護(hù)網(wǎng)絡(luò)的原始設(shè)計(jì)，對(duì)雙向端口的ESD電流泄放通路的考慮有所欠缺，又因工藝控制的偏差，造成了該數(shù)字信號(hào)處理電路（DSP）的ESD保護(hù)性能不佳，通過(guò)對(duì)整個(gè)ESD保護(hù)網(wǎng)絡(luò)的系統(tǒng)分析，找出薄弱環(huán)節(jié)并進(jìn)行了設(shè)計(jì)優(yōu)化，才能從整體上提高電路的ESD保護(hù)性能。由此可以說(shuō)明，進(jìn)行全芯片的ESD網(wǎng)絡(luò)設(shè)計(jì)時(shí)，不能夠簡(jiǎn)單地將已有的ESD保護(hù)器件生搬硬套到新的ESD保護(hù)網(wǎng)絡(luò)中，即使是經(jīng)過(guò)流片驗(yàn)證的保護(hù)結(jié)構(gòu)和器件。應(yīng)該將全芯片ESD保護(hù)網(wǎng)絡(luò)作為一個(gè)有機(jī)的整體進(jìn)行設(shè)計(jì)，保證網(wǎng)絡(luò)中的每一個(gè)器件都能夠正常發(fā)揮自己的作用，同時(shí)不影響其他器件的正常工作。這種設(shè)計(jì)思路和理念，不僅可以應(yīng)用于SOI電路ESD保護(hù)網(wǎng)絡(luò)的設(shè)計(jì)，即使擴(kuò)展到體硅電路，也具有良好的參考意義。

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