胡永強，周曉彬

（中國電子科技集團公司第58研究所，江蘇 無錫 214035）

1 概述

SOI工藝采用絕緣的氧化物進行全介質(zhì)隔離技術，可以徹底消除體硅工藝的閂鎖效應，并具有寄生電容小、工作速度快，集成度高、抗輻照能力強等優(yōu)勢，因而在空間輻射環(huán)境電子系統(tǒng)中得到重點應用。

SOI工藝一般采用很薄的硅膜進行制備，這與體硅工藝存在很大的不同。器件下方的埋氧是熱的不良導體，大約比硅小兩個數(shù)量級，嚴重影響ESD保護器件的散熱。國外曾對SOI NMOS器件和體硅NMOS器件進行過對比研究，通過特殊處理方法將兩個尺寸、版圖布局完全相同的SOI NMOS器件和體硅NMOS器件制備在同一硅襯底材料上，評價結(jié)果顯示SOI器件對ESD的承受能力遠小于體硅器件[1]。因而SOI電路的ESD保護設計已成為設計者面臨的一項嚴重挑戰(zhàn)。

ESD保護網(wǎng)絡中一般將電源地供電網(wǎng)絡的金屬布線作為ESD泄放通路的總線（ESD BUS）。信號端口或其他電源地端口通過相應的ESD保護器件將ESD電流導入到ESD BUS上，將端口之間的ESD應力泄放到地。需要注意的是由于SOI材料不具備體硅材料的硅-襯底，不同電源域的地線之間也需要設計ESD泄放通路。由此可見，ESD保護設計不僅需要設計高效、穩(wěn)定而且強壯的ESD保護器件，還需要構(gòu)建完備的能將各端口之間ESD電流泄放的ESD網(wǎng)絡。

本文闡述了一款基于0.5 μm部分耗盡SOI（PD SOI）工藝的數(shù)字信號處理電路（DSP）ESD設計理念和方法，并通過ESD測試、TLP分析等方法對其ESD保護網(wǎng)絡進行分析，找出ESD網(wǎng)絡設計的薄弱環(huán)節(jié)。通過對ESD器件與保護網(wǎng)絡的設計優(yōu)化，并經(jīng)過流片驗證，將電路的ESD保護能力由1 000 V（HBM）提高到2 500 V（HBM）。

2 ESD網(wǎng)絡設計

文獻資料顯示柵控二極管相對于NMOS器件具有更有效的空間效率，可以達到4 kV（HBM）的ESD保護水平[2]，因此在此款數(shù)字信號處理電路（DSP）的ESD網(wǎng)絡設計中，更多采用了柵控二極管作為主要ESD保護器件。

該數(shù)字信號處理電路（DSP）采用數(shù)字電路設計流程，使用自主設計的基于部分耗盡SOI（PD SOI）工藝的標準單元庫，其供電系統(tǒng)分為內(nèi)核供電和IO端口供電兩部分，因此IO端口分為輸入端口、輸出端口、雙向端口、內(nèi)核電源地端口和IO電源地端口等類型。電路的ESD保護網(wǎng)絡采用上述單元的ESD保護器件進行構(gòu)建。

圖1是輸入端口的ESD保護結(jié)構(gòu)示意圖。從圖中可以看出輸入端口采用了兩級ESD保護。由于柵控二極管（SDN、SDP）的反向擊穿電壓低于被保護MOS的柵氧擊穿電壓，因而當ESD事件發(fā)生時可以將電平鉗位在安全范圍內(nèi)。

圖1 輸入端口ESD保護結(jié)構(gòu)示意圖

圖2是輸出端口的ESD保護結(jié)構(gòu)示意圖。基于該SOI工藝流片的設計經(jīng)驗，NMOS驅(qū)動管自身承受能力不夠強，在進入Snapback后很容易失效，因此需要并聯(lián)接入額外的柵控二極管（SDN、SDP）作為ESD保護器件。但是，由于柵控二極管的反向擊穿電壓接近甚至高于SOI器件擊穿電壓，輸出驅(qū)動管仍有可能被觸發(fā)進入Snapback，所以為了降低ESD應力對NMOS驅(qū)動管的沖擊，我們采用了實用新型專利技術，在輸出驅(qū)動管的輸出端加入一個電阻進行降壓、限流[3]，降低ESD電流對NMOS驅(qū)動管的沖擊。

圖2 輸出端口ESD保護結(jié)構(gòu)示意圖

雙向端口將輸入端口和輸出端口合二為一。其ESD保護結(jié)構(gòu)示意圖如圖3所示。

圖3 雙向端口ESD保護結(jié)構(gòu)示意圖

圖4是內(nèi)核電源地端口以及IO電源地端口的ESD保護結(jié)構(gòu)示意圖。由于柵控二極管的反向擊穿電壓接近甚至高于SOI器件擊穿電壓，有可能發(fā)生內(nèi)部單元在ESD應力下已經(jīng)發(fā)生結(jié)擊穿而柵控二極管由于反向擊穿電壓高而未開始工作的情況。根據(jù)實踐經(jīng)驗，我們通過增加柵控二極管的周長并通過用工藝優(yōu)化手段調(diào)節(jié)柵控二極管N-阱摻雜濃度來降低其反向擊穿電壓，可以避免發(fā)生上述情況。同電位的電源與電源之間、地與地之間采用正反雙向二級串聯(lián)的柵控二極管對（ESD Diode）構(gòu)建ESD電流泄放通路，同時也可以降低端口噪聲對內(nèi)核單元的影響。

圖4 電源地端口ESD結(jié)構(gòu)示意圖

由上述端口單元ESD保護器件構(gòu)建的全芯片ESD保護網(wǎng)絡如圖5所示。

3 ESD網(wǎng)絡分析

該數(shù)字信號處理電路（DSP）流片后進行可靠性測試，發(fā)現(xiàn)其ESD性能不佳，僅達到1 000 V。在進行1 500 V測試時出現(xiàn)雙向端口ESD失效，表現(xiàn)為被測試信號端口對IO地端口短路。ESD試驗樣片重新進行參數(shù)測試發(fā)現(xiàn)樣片電路的靜態(tài)電流偏大，失效的測試信號端口接觸測試異常，端口對地短路。

失效的樣片經(jīng)過EMMI分析，得到典型的失效點分析結(jié)果如圖6所示。出現(xiàn)的EMMI亮斑即漏電的位置位于NMOS驅(qū)動管附近，即存在信號端口對IO地端口的短路。冗余NMOS驅(qū)動管和柵控二極管位置沒有出現(xiàn)亮斑。這與ESD試驗的結(jié)果相一致。

圖5 全芯片ESD保護網(wǎng)絡示意圖

圖6 失效點EMMI分析結(jié)果

另外對與該數(shù)字信號處理電路（DSP）一起搭版流片的ESD結(jié)構(gòu)測試芯片進行TLP掃描發(fā)現(xiàn)，圖4中經(jīng)過工藝優(yōu)化的電源地之間的柵控二極管的反向擊穿電壓高于9 V，偏離了設定的原值（7~8 V），而未經(jīng)過工藝優(yōu)化的柵控二極管的反向擊穿電壓為14 V左右。對PCM的監(jiān)測發(fā)現(xiàn)用于限流的電阻方塊阻值低于設定的原值（45 Ω·□-1），僅為34 Ω·□-1。

由于雙向端口是由輸入端口和輸出端口合并而成，因此分析雙向端口ESD失效機理時如圖5所示的全芯片ESD保護網(wǎng)絡可以調(diào)整為圖7來進行分析。

雙向端口的輸入輸出壓焊點與IO地端口的VSSIO壓焊點之間的ESD泄放路徑可能為圖中示意的幾種：

（1）路徑1：ESD電流經(jīng)過P+/N-柵控二極管（SDN）泄放到VSSIO；

（2）路徑2：ESD電流經(jīng)過限流電阻和二級保護的P+/N-柵控二極管（SDN）泄放到VSSIO；

（3）路徑3：ESD電流經(jīng)過N+/P-柵控二極管到達VDDIO再經(jīng)過VDDIO與VSSIO的ESD保護二極管（經(jīng)過工藝優(yōu)化的柵控二極管，反向擊穿電壓高于9 V）泄放到VSSIO；

（4）路徑4：ESD電流經(jīng)過限流電阻和被觸發(fā)進入Snapback模式的冗余NMOS驅(qū)動管（柵極接地的ggNMOS）泄放到VSSIO；

（5）路徑5：ESD電流經(jīng)過限流電阻和被觸發(fā)進入Snapback模式的NMOS驅(qū)動管（柵極由前級反相器驅(qū)動）泄放到VSSIO。

雙向端口ESD結(jié)構(gòu)的設計原意是通過路徑1泄放ESD電流，通過路徑2電阻和柵控二極管的分壓鉗位保護下一級的MOS柵氧。但是由于未經(jīng)工藝優(yōu)化調(diào)整的柵控二極管的反向擊穿電壓為14 V，接近甚至高于NMOS的結(jié)擊穿電壓，而用于限流、降壓保護NMOS驅(qū)動管的電阻由于方塊阻值較設定原值小，因而不能確保路徑1先于路徑5導通泄放ESD電流。國外文獻[2]發(fā)現(xiàn)柵極電位浮空的NMOS管的抗ESD能力小于同等寬長比的ggNMOS，相差約幾百伏，因此失效的是位于路徑5上的驅(qū)動NMOS而非位于路徑4的冗余NMOS。

另外路徑3中VDDIO與VSSIO的ESD保護二極管的反向擊穿電壓高于9 V，高于設定的原值（7~8 V），因此路徑3也不能及時泄放ESD電流。

綜上所述，原ESD網(wǎng)絡設計容易造成用于驅(qū)動的NMOS受到損傷，出現(xiàn)對IO地端口的短路。輸出端口雖然存在與雙向端口類似的路徑1與路徑5的ESD泄放通路，但是由于該數(shù)字信號處理電路（DSP）多數(shù)IO端口為雙向端口，卻只有3個IO端口為單純的輸出端口，所以輸出端口的ESD失效問題沒有顯現(xiàn)出來。

圖7 雙向端口ESD失效分析示意圖

4 ESD保護網(wǎng)絡優(yōu)化

通過對ESD保護網(wǎng)絡的分析以及ESD失效機理，我們制定的ESD網(wǎng)絡優(yōu)化方案包含以下內(nèi)容：

（1）信號端口的P+/N-柵控二極管（SDN）增加掩模版，調(diào)整其反向擊穿電壓為10 V±5%。

通過增加掩模版進行工藝優(yōu)化來降低P+/N-柵控二極管（SDN）的反向擊穿電壓可以使柵控二極管先于NMOS驅(qū)動管導通泄放ESD電流，但是柵控二極管N-阱摻雜濃度的調(diào)整會使PN結(jié)反向漏電流增大。經(jīng)過權(quán)衡，我們將柵控二極管的反向擊穿電壓設定為10 V±5%。

（2）增加NMOS驅(qū)動管的限流電阻方塊數(shù)，增加NMOS驅(qū)動管柵長。

由于工藝制備的限流電阻的方塊電阻較小，因此增加其方塊數(shù)提高電阻值可以進一步保證柵控二極管先于NMOS驅(qū)動管導通泄放ESD電流。增加NMOS驅(qū)動管柵長也可以使NMOS更難以觸發(fā)進入Snapback。但是這兩處改動會造成端口驅(qū)動能力的下降，因此需要重新設計端口的驅(qū)動管尺寸。

（3）通過繼續(xù)進行工藝優(yōu)化，將電源地之間柵控二極管的反向擊穿電壓調(diào)整到7~8 V。

在ESD保護網(wǎng)絡中電源地布線一般會用作ESD BUS，因此電源地之間ESD電流泄放通路的可靠性將會影響全芯片的ESD保護性能。所以需要繼續(xù)進行工藝優(yōu)化，將電源地之間柵控二極管的反向擊穿電壓調(diào)整到設定原值7~8 V。

采用上述優(yōu)化方案，對該數(shù)字信號處理電路（DSP）進行設計優(yōu)化后再次投產(chǎn)流片，經(jīng)過可靠性測試其ESD防護能力由1 000 V（HBM）提高到了2 500 V（HBM）。

5 小結(jié)

本文所闡述的ESD保護網(wǎng)絡的原始設計，對雙向端口的ESD電流泄放通路的考慮有所欠缺，又因工藝控制的偏差，造成了該數(shù)字信號處理電路（DSP）的ESD保護性能不佳，通過對整個ESD保護網(wǎng)絡的系統(tǒng)分析，找出薄弱環(huán)節(jié)并進行了設計優(yōu)化，才能從整體上提高電路的ESD保護性能。由此可以說明，進行全芯片的ESD網(wǎng)絡設計時，不能夠簡單地將已有的ESD保護器件生搬硬套到新的ESD保護網(wǎng)絡中，即使是經(jīng)過流片驗證的保護結(jié)構(gòu)和器件。應該將全芯片ESD保護網(wǎng)絡作為一個有機的整體進行設計，保證網(wǎng)絡中的每一個器件都能夠正常發(fā)揮自己的作用，同時不影響其他器件的正常工作。這種設計思路和理念，不僅可以應用于SOI電路ESD保護網(wǎng)絡的設計，即使擴展到體硅電路，也具有良好的參考意義。

[1] Mansun Chan, Selina S Yuen, ZhiJian Ma, et a1.Comparison of ESD Protection Capability of SOI and BULK CMOS output Buffers [J]. IEEE/IRPS, 1994:292-298.

[2] S Voldman, R Schulz, J Howard, et a1. CMOS-on-SOI ESD Protection networks [J]. EOS/ESD Symp, 1998: 333-350.

[3] 羅靜，顏燕，羅晟. 抗輻照SOI 256kB只讀存儲器的ESD設計[J]. 電子與封裝，2011, 11（9）: 27-31.