曾 建，馮曉東

（重慶郵電大學 電信業(yè)務支撐系統(tǒng)研究所，重慶 400065）

隨著通信技術的發(fā)展，無線電監(jiān)測在軍事和民用上都顯示了其重要作用。數(shù)字下變頻DDC（Digital Down Conversion）是無線電數(shù)字監(jiān)測接收技術中的一種關鍵性技術，傳統(tǒng)DDC大部分采用專用芯片來實現(xiàn)，而專用DDC芯片存在兼容性差、靈活性低等缺點[1]。由于軟件無線電 SDR（Software Defined Radio）技術的快速發(fā)展，通過引進軟件無線電技術來設計開發(fā)覆蓋多頻段、兼容多個通信體制的無線電數(shù)字監(jiān)測接收機是未來無線電監(jiān)測的主流[2]。本文根據(jù)某微波數(shù)字監(jiān)測接收機功能需求，設計一個數(shù)字中頻帶寬可靈活設置的DDC方案。

1 數(shù)字下變頻的設計方案

數(shù)字下變頻器主要包括數(shù)控振蕩器NCO（Numerically Controlled Oscillator）、數(shù)字混頻器和數(shù)字濾波器3部分[3]。根據(jù)某微波數(shù)字監(jiān)測接收機的功能需求，基于Spartan-6系列XC6SLX150T型號的FPGA芯片，設計一個模擬中頻輸入為75 MHz、采樣頻率為60 MHz、數(shù)字中頻帶寬最大為20 MHz的可靈活設置的數(shù)字下變頻器。文中DDC數(shù)字濾波器組由3類數(shù)字濾波器以級聯(lián)的方式組合起來，分別是積分級聯(lián)梳狀CIC（Cascaded Integrator Comb）濾波器、半帶 HB（Half-Band）濾波器和 FIR濾波器[4]，DDC結構如圖 1所示。

圖1 數(shù)字下變頻原理結構示意圖

2 數(shù)字下變頻設計

2.1 數(shù)控振蕩器設計

數(shù)控振蕩器（NCO）是DDC中的復雜模塊，也是影響DDC性能的重要因素之一。NCO的目標是產生一對頻率可變的數(shù)字正弦或余弦信號，如式（1）所示：

其中，fLO是 NCO的本地振蕩頻率，fs是 ADC的采樣頻率。

在FPGA中，NCO可以采用查表法、實時計算法和CORDIC法等多種方法實現(xiàn)。由于FPGA中的資源有限，本文采用資源利用率較高的查表法來實現(xiàn)NCO，其工作原理是根據(jù)NCO的相位計算出相應的正弦值，然后以該相位值作為地址將對應的正弦值存到ROM中，當DDC中每輸入一個待下變頻的采樣數(shù)據(jù)，NCO就自動增加一個×2π的相位增量，然后以相位累加值為地址，并將存放在該地址的正弦信號值送到數(shù)字混頻器中與采樣信號相乘，得到I/Q兩路相互正交的信號[5]。

根據(jù)采樣定理可知，ADC采樣時會將75 MHz的中頻信號左右搬移60 MHz的整數(shù)倍，即產生頻率為（75±60×N）MHz的鏡像信號，此時可以選擇其中任意一個鏡像信號來完成解調。文中選擇15 MHz的鏡像信號，即NCO產生一個頻率為15 MHz的正弦信號與頻率為15 MHz的鏡像信號在混頻器中混頻，得到的差頻信號就是基帶信號。

在實現(xiàn)NCO時，影響NCO性能的主要因素有NCO的相位截尾誤差和正弦信號的幅度量化誤差，產生這兩種誤差的原因是正弦信號的相位和幅度在FPGA中是由寬度有限的存儲單元來保存的，因此NCO中相位增量的有效數(shù)據(jù)位數(shù)有限，正弦信號的幅度在量化時也會產生一定的誤差。為了降低誤差對NCO性能的影響，本文設計的NCO相位增量的有效數(shù)據(jù)位數(shù)為32位，NCO輸出有效數(shù)據(jù)位數(shù)為20位的正弦和余弦信號，NCO的頻率分辨率為0.05 MHz，線性動態(tài)范圍為120 dB。

2.2 積分級聯(lián)梳狀濾波器設計

隨著現(xiàn)在無線通信中數(shù)據(jù)的傳輸速率越來越高，CIC濾波器在該領域中的應用顯得更加重要。CIC濾波器的結構比較簡單，占用的FPGA資源較少，工作速度快，因此它適合工作在高速采樣的情況中，而且CIC濾波器的靈活性好，所以CIC濾波器常作為DDC濾波器組中的第一級濾波器。

單級CIC抽取濾波器包括積分部分和梳狀部分[6]，積分部分是一個反饋系數(shù)為1的單極點IIR濾波器，其傳輸函數(shù)如式（2）所示：

梳狀部分是一個FIR濾波器，其傳輸函數(shù)如式（3）所示：

式中D為延遲因子，M為抽取因子。因此單級CIC濾波器的傳輸函數(shù)的幅頻響應如式（4）所示。

由式（5）可知，單級CIC抽取濾波器的旁瓣電平較高，阻帶衰減較小。為了滿足接收機的大動態(tài)范圍的性能要求，實際中常采用多個單級CIC濾波器級聯(lián)起來降低旁瓣電平，以獲得較高的阻帶衰減。根據(jù)單級CIC抽取濾波器的原理結構可知，包含N級CIC濾波器級聯(lián)的系統(tǒng)的傳輸函數(shù)可以用式（6）來表示：

本文將5個單級CIC抽取濾波器級聯(lián)起來構成5級CIC抽取濾波器，并將該5級CIC抽取濾波器抽取因子M設置為25。實際應用中，當數(shù)據(jù)速率較高時，微分延遲因子D一般設置為1或者2[6]，文中將D設置為1。則5級CIC抽取濾波器的系統(tǒng)傳輸函數(shù)如式（7）所示：

該CIC濾波器的幅頻特性如圖2所示。

圖2 5級CIC抽取濾波器幅頻特性

根據(jù)式 （7）可知，5級CIC抽取濾波器的阻帶衰減為66.8 dB。

當DDC的數(shù)字中頻帶寬為6 kHz時，此時對I/Q信號做2次CIC抽取濾波處理，即數(shù)字混頻器輸出數(shù)據(jù)率為60 MS/s的I/Q信號進行625倍抽取濾波，則CIC抽取濾波器組輸出信號的數(shù)據(jù)率為96 kS/s。當DDC的數(shù)字中頻帶寬為20 MHz時，I/Q信號不進行CIC抽取濾波處理，即數(shù)據(jù)率仍為60 MS/s。

2.3 半帶濾波器設計

半帶濾波器用于將離散系統(tǒng)的工作頻率分成兩個對等的部分，它的運算復雜度低，適用于實現(xiàn)M=2N倍抽取，而且效率較高。由于接收機在處理通信信號時對線性相位的要求較高，所以本文采用線性相位特性相對較好的FIR半帶濾波器。

為了使半帶濾波器具有線性相位特性，其系數(shù)必須具有偶對稱性，即它的系數(shù)要滿足 h（n）=h（N-1-n），其中N為FIR半帶濾波器的階數(shù)，除中心點n=+1外，所有 h（n）的偶數(shù)次系數(shù)都必須為零[6]。正因如此，在實現(xiàn)FIR半帶濾波器時，它所占用的FPGA資源少，利于實時高效地實現(xiàn)數(shù)字信號處理。

當DDC的數(shù)字中頻帶寬為6 kHz時，半帶濾波器輸入數(shù)據(jù)率為96 kS/s的I/Q信號。為了進一步降低信號的數(shù)據(jù)率，文中將兩個抽取率2的半帶濾波器級聯(lián)起來，以實現(xiàn)對信號的4倍抽取，此時I/Q信號經半帶濾波器組抽取處理后，數(shù)據(jù)率變?yōu)?4 kS/s。

當DDC的數(shù)字中頻帶寬為20 MHz時，根據(jù)監(jiān)測接收機的功能需求，文中將I/Q信號通過一個抽取率為2的FIR半帶濾波器，則半帶濾波器輸出I/Q信號的數(shù)據(jù)率為 30 MS/s。

2.4 FIR濾波器設計

由于半帶濾波器的過渡帶較寬，矩形系數(shù)較差，不適合作為DDC中多級濾波器的最后一級，因此本文設計了一個矩形系數(shù)較好的FIR濾波器，使DDC能夠輸出較好的波形。

當DDC的數(shù)字中頻帶寬為6 kHz時，F(xiàn)IR濾波器實現(xiàn)2倍抽取和波形整形功能。為實現(xiàn)該功能，文中設計一個67階的FIR濾波器。經FIR濾波器處理，I/Q信號的數(shù)據(jù)率變?yōu)?12 kS/s。

當DDC的數(shù)字中頻帶寬為20 MHz時，為進一步降低I/Q信號的數(shù)據(jù)率，文中設計一個實現(xiàn)64/75倍抽取的2 048階FIR濾波器，數(shù)據(jù)率為30 MS/s的I/Q信號經過高階FIR濾波器處理后，其數(shù)據(jù)率變?yōu)?5.6 MS/s。

3 DDC測試及結果

使用ISE14.3工具將DDC的Verilog HDL程序進行綜合、布局布線得到DDC中各個模塊的資源使用情況，如表1所示。

表1 DDC中各模塊的資源使用情況

測試環(huán)境：用R&S公司SMA100型號的信號源產生75 MHz的中頻模擬正弦信號，信號源輸出模擬信號的功率為0 dBm。用模數(shù)轉換器AD9265以60 MHz的頻率對中頻模擬信號進行采樣，該ADC的采樣精度為16 bit[7]。上位機與FPGA是通過網(wǎng)口通信，上位機發(fā)送指令設置DDC參數(shù)，然后對采樣數(shù)據(jù)做DDC處理后發(fā)送給上位機，具體測試結果如下：

當DDC的數(shù)字中頻帶寬為6 MHz時，得到I/Q兩路信號的波形以及對I/Q信號做1 024點快速傅里葉變換FFT（Fast Fourier Transform）運算得到的頻譜如圖3所示。其中上部分是頻譜，下部分是I/Q信號，此時I/Q信號的無雜散動態(tài)范圍SFDR （Spurious Free Dynamic Range）為 91.26 dB。

圖3 6 kHz帶寬時的I/Q信號波形及頻譜

當DDC的數(shù)字中頻帶寬為20 MHz時，采樣信號做DDC處理后得到I/Q兩路信號的波形以及對I/Q信號做1 024點FFT運算后得到的頻譜如圖4所示，此時I/Q信號的SFDR為83.26 dB。

圖4 20MHz帶寬時的I/Q信號波形及頻譜

綜上所述，本文設計的數(shù)字下變頻方案具有數(shù)字中頻帶寬、可靈活配置以及可處理寬帶信號和窄帶信號，并且能獲得較大的線性動態(tài)范圍的特點，可代替?zhèn)鹘y(tǒng)的專用DDC芯片，能夠滿足無線電數(shù)字監(jiān)測接收機的頻譜管理和無線電測向等功能需求，為現(xiàn)代無線電監(jiān)測提供了一種高性能的數(shù)字監(jiān)測接收機數(shù)字下變頻的解決方案，具有廣泛的應用前景。

[1]趙遠鴻，宋學瑞.基于FPGA的數(shù)字下變頻設計與實現(xiàn)[J].電子技術應用，2009，35（2）：54-56.

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[3]陳斌，杜仲，周世君，等.一種基于 FPGA的數(shù)字下變頻算法設計[J].電視技術，2011，35（13）：22-24.

[4]馮振偉，武小冬.基于FPGA的數(shù)字中頻接收機設計與實現(xiàn)[J].通信技術，2010，43（4）：17-19.

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[6]西瑞克斯（北京）通信設備有限公司.無線通信的MATLAB和FPGA實現(xiàn)[M].北京：人民郵電出版社，2009.

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