于亞靜

摘要：晶振時鐘信號存在長期穩(wěn)定度差和累積誤差的問題。本文是利用GPS提供的1pps秒脈沖信號，在FPGA的基礎上利用干擾秒脈沖信號消除和偏差頻率平均運算等方法，減少外圍電路，既消減了GPS時鐘信號的隨機干擾誤差，又消除了本地晶振時鐘信號的累計誤差，從而控制本地壓控晶振輸出頻率，提高晶振的長期穩(wěn)定性。

關鍵詞：壓控晶振；FPGA控制；晶體振蕩器；同步秒脈沖

1頻率控制系統(tǒng)結構及工作原理

FPGA頻率控制系統(tǒng)總體結構原理框圖如圖1所示。系統(tǒng)輸入是GPS接收機在跟蹤衛(wèi)星時產(chǎn)生的1pps秒脈沖信號，邏輯電平輸出，高電平持續(xù)時間為1.01±0.01ms，以高電平的上升沿作為秒脈沖信號輸出的基準時間。數(shù)字控制電路為FPGA控制電路，主控芯片為EP1C6144TQFP，可以反復軟件編程，修改電路方案，外圍硬件電路少，可靠性高。該電路將測量本地壓控晶振產(chǎn)生同步秒脈沖與1pps秒脈沖之間的相位差，采用干擾秒脈沖信號消除和偏差頻率平均運算等方法得到同步信號所需的相對頻差。D/A轉換器將相對頻差轉換為模擬控制電壓，反饋到本地恒溫壓控晶振的控制端調(diào)整高穩(wěn)晶振的頻率信號，減小與1pps秒脈沖的同步相差，從而提高振蕩器高頻準確度和長期穩(wěn)定性，實現(xiàn)數(shù)字同步時鐘的馴服功能。

圖1FPGA頻率控制系統(tǒng)總體結構原理

2系統(tǒng)功能設計

系統(tǒng)功能設計主要包含硬件設計和軟件設計2大部分，軟件實現(xiàn)部分為：以VHDL編程語言實現(xiàn)GPS信號對晶振的馴服功能，包括如何消除GPS干擾信號的方法，實現(xiàn)GPS同步時鐘的方法，丟失GPS信號后繼續(xù)對晶振頻率的馴服控制，以及輸出本地同步秒時鐘信號。硬件實現(xiàn)部分為：D/A轉換器提供轉換后的模擬控制電壓，恒溫壓控晶振根據(jù)模擬電壓校準頻率，并反饋回FPGA處理器。

2.1干擾信號判斷及消除

1pps秒脈沖信號以方波形式輸出，高電平表示有秒脈沖輸出，高電平脈沖寬度不是恒定值，持續(xù)時間約為1ms，有0.01ms的誤差，這就導致在1pps信號高電平期間的晶振計數(shù)值不相等。另外由于干擾，接受到的1pps信號中有干擾脈沖信號，若把干擾脈沖上升沿作為1pps信號的上升沿開始計數(shù)，計數(shù)結果必然不準確，所測得的晶振頻率值與實際值偏差過大。需要軟件判斷出干擾信號并作出處理。

數(shù)字電路中干擾脈沖的高電平持續(xù)時間多數(shù)是微秒級，很少有超過1pps秒脈沖信號高電平持續(xù)時間的，因此以秒脈沖高電平持續(xù)時間作為判斷依據(jù)，以本地壓控晶振計數(shù)來實現(xiàn)計時功能。晶振標稱頻率是10MHz，2ms的計數(shù)值理論值為20000。在晶振高頻脈沖輸出事情發(fā)生clkeventandclk=1的前提下，遇到1pps信號事件sclkeventandsclk=1開始計數(shù)，同時用寄存器counter4保存計數(shù)值，如超過2ms高電平的脈沖信號為正常1pps信號，若小于2ms則認為是干擾信號，寄存器counter4計數(shù)值返回至該信號脈沖上升沿前的計數(shù)值。

2.2頻率偏差值計算

由于本地恒溫壓控晶振短期穩(wěn)定度高，小于1×10-10/s，可以不考慮晶振秒脈沖的隨機誤差，只考慮累積誤差產(chǎn)生的頻率偏差及線性漂移誤差，晶振分頻秒時間序列的第x個秒時鐘的時間誤差e（x）為：

式中：a為秒時間序列的初始誤差，b為頻率偏差的誤差系數(shù)，c為頻率線性漂移的誤差系數(shù)。通過一元二次回歸分析可得式（1）的晶振誤差估計值服從正態(tài)分布：

根據(jù)回歸分析，可得，當x=0時，秒時鐘的時間誤差的方差有最大值Dmax。通過分析上式最大方差Dmax與回歸分析樣本數(shù)n之間關系得，樣本數(shù)n越大，最大方差Dmax越小，也就是晶振分頻秒脈沖與GPS秒時鐘的偏差越小。但樣本數(shù)n不能取無限大，受FPGA軟硬件資源的限制，一般來說，當n≥3時，調(diào)整后的晶振分頻秒脈沖的時間偏差小于GPS秒時鐘的偏差，可以滿足要求。

2.3D/A轉換器

D/A轉換器后有二級放大器，第一級實現(xiàn)電流輸出向電壓輸出的轉換；第二級將上級輸出的0～+5V的直流電壓轉變?yōu)殡p極性輸出，即-5V～+5V直流電壓，以供晶體振蕩器EFC端需要。系統(tǒng)中的D/A轉換采用十二位的CB1230芯片，其分辨力為1/4096。當基準電壓為+5V時，加在EFC端電壓將在-5V～+5V之間，電壓最小分辨力為2.44mv。由于本系統(tǒng)中晶振壓控特性規(guī)定了晶振在-5V～+5V電壓范圍內(nèi)，輸出頻率將在-l×10-7～1×10-7Hz內(nèi)變化，因而頻率調(diào)整最小步進量為0.488MHz，準確度調(diào)整最小步進量為4.88×10-11，可滿足1×10-10準確度控制要求。

2.4壓控晶體振蕩器

系統(tǒng)使用的是DX2116數(shù)字補償壓控溫補晶體振蕩器，該振蕩器標稱頻率為10MHz，溫度穩(wěn)定度為±1×10-7，年老化率為±1×10-6，短期1s穩(wěn)定度為±1×10-10。壓控晶體振蕩器電路原理圖如圖2所示。VCC端為電源端，接+5V電源，電容C1、C2構成電源穩(wěn)壓濾波電路。OUT為晶振頻率輸出端。RL、CL構成防脈沖干擾尖峰作用。晶振第2引腳接地。VC為壓控晶振電壓控制輸入端，接收由FPGA輸出頻率偏差值經(jīng)過D/A轉換器轉換的模擬控制電壓值。晶振第3引腳輸出晶振脈沖反饋給FPGA控制器?？刂齐妷号c晶振輸出頻率數(shù)值如表1所示。

圖2壓控晶體振蕩器電路原理

表1控制電壓與晶振輸出頻率數(shù)值

3本地同步秒脈沖

本地壓控晶振經(jīng)數(shù)字控制頻率后，頻率準確度和長期累積頻率誤差已達到要求。對校準后的壓控晶振輸出10MHz進行分頻，以接收GPS的第1個1pps信號上升沿作為時間同步基準，軟件進行分頻，輸出本地的1pps秒同步信號。此時本地同步秒脈沖信號通用性好，其高電平持續(xù)時間可在線編程改變，滿足不同場合要求，消除GPS信號跟蹤丟失的問題。

4結論

本文根據(jù)壓控晶振時鐘精度長期累積誤差的特點，采用用晶振信號同步GPS時鐘信號產(chǎn)生高精度時鐘，以FPGA為主要的控制部件，詳述了系統(tǒng)硬件和軟件的應用設計，實現(xiàn)了本地壓控晶振的數(shù)字同步時鐘馴服控制，該電路避免使用分立硬件電路和單片機，能夠消除或削弱干擾的影響，且系統(tǒng)結構簡單，提高了可靠性和容錯性。

參考文獻：

[1]李方洲，張建平.高精度壓控晶振頻率控制特性分析及控制系統(tǒng)[J].電子測量技術， 2000，23（1）：22-24.

[2]左建生，董蓮，陸福敏，等.時間頻率遠程校準系統(tǒng)的設計與實現(xiàn)[J].電子測量技術，2010，33（4）：1-3.

[3]曾祥君，尹項根，林干，等.晶振信號同步GPS信號產(chǎn)生高精度時鐘的方法及實現(xiàn)[J].電力系統(tǒng)自動化，2003，27（8）：49-53.endprint

摘要：晶振時鐘信號存在長期穩(wěn)定度差和累積誤差的問題。本文是利用GPS提供的1pps秒脈沖信號，在FPGA的基礎上利用干擾秒脈沖信號消除和偏差頻率平均運算等方法，減少外圍電路，既消減了GPS時鐘信號的隨機干擾誤差，又消除了本地晶振時鐘信號的累計誤差，從而控制本地壓控晶振輸出頻率，提高晶振的長期穩(wěn)定性。

關鍵詞：壓控晶振；FPGA控制；晶體振蕩器；同步秒脈沖

1頻率控制系統(tǒng)結構及工作原理

FPGA頻率控制系統(tǒng)總體結構原理框圖如圖1所示。系統(tǒng)輸入是GPS接收機在跟蹤衛(wèi)星時產(chǎn)生的1pps秒脈沖信號，邏輯電平輸出，高電平持續(xù)時間為1.01±0.01ms，以高電平的上升沿作為秒脈沖信號輸出的基準時間。數(shù)字控制電路為FPGA控制電路，主控芯片為EP1C6144TQFP，可以反復軟件編程，修改電路方案，外圍硬件電路少，可靠性高。該電路將測量本地壓控晶振產(chǎn)生同步秒脈沖與1pps秒脈沖之間的相位差，采用干擾秒脈沖信號消除和偏差頻率平均運算等方法得到同步信號所需的相對頻差。D/A轉換器將相對頻差轉換為模擬控制電壓，反饋到本地恒溫壓控晶振的控制端調(diào)整高穩(wěn)晶振的頻率信號，減小與1pps秒脈沖的同步相差，從而提高振蕩器高頻準確度和長期穩(wěn)定性，實現(xiàn)數(shù)字同步時鐘的馴服功能。

圖1FPGA頻率控制系統(tǒng)總體結構原理

2系統(tǒng)功能設計

系統(tǒng)功能設計主要包含硬件設計和軟件設計2大部分，軟件實現(xiàn)部分為：以VHDL編程語言實現(xiàn)GPS信號對晶振的馴服功能，包括如何消除GPS干擾信號的方法，實現(xiàn)GPS同步時鐘的方法，丟失GPS信號后繼續(xù)對晶振頻率的馴服控制，以及輸出本地同步秒時鐘信號。硬件實現(xiàn)部分為：D/A轉換器提供轉換后的模擬控制電壓，恒溫壓控晶振根據(jù)模擬電壓校準頻率，并反饋回FPGA處理器。

2.1干擾信號判斷及消除

1pps秒脈沖信號以方波形式輸出，高電平表示有秒脈沖輸出，高電平脈沖寬度不是恒定值，持續(xù)時間約為1ms，有0.01ms的誤差，這就導致在1pps信號高電平期間的晶振計數(shù)值不相等。另外由于干擾，接受到的1pps信號中有干擾脈沖信號，若把干擾脈沖上升沿作為1pps信號的上升沿開始計數(shù)，計數(shù)結果必然不準確，所測得的晶振頻率值與實際值偏差過大。需要軟件判斷出干擾信號并作出處理。

數(shù)字電路中干擾脈沖的高電平持續(xù)時間多數(shù)是微秒級，很少有超過1pps秒脈沖信號高電平持續(xù)時間的，因此以秒脈沖高電平持續(xù)時間作為判斷依據(jù)，以本地壓控晶振計數(shù)來實現(xiàn)計時功能。晶振標稱頻率是10MHz，2ms的計數(shù)值理論值為20000。在晶振高頻脈沖輸出事情發(fā)生clkeventandclk=1的前提下，遇到1pps信號事件sclkeventandsclk=1開始計數(shù)，同時用寄存器counter4保存計數(shù)值，如超過2ms高電平的脈沖信號為正常1pps信號，若小于2ms則認為是干擾信號，寄存器counter4計數(shù)值返回至該信號脈沖上升沿前的計數(shù)值。

2.2頻率偏差值計算

由于本地恒溫壓控晶振短期穩(wěn)定度高，小于1×10-10/s，可以不考慮晶振秒脈沖的隨機誤差，只考慮累積誤差產(chǎn)生的頻率偏差及線性漂移誤差，晶振分頻秒時間序列的第x個秒時鐘的時間誤差e（x）為：

式中：a為秒時間序列的初始誤差，b為頻率偏差的誤差系數(shù)，c為頻率線性漂移的誤差系數(shù)。通過一元二次回歸分析可得式（1）的晶振誤差估計值服從正態(tài)分布：

根據(jù)回歸分析，可得，當x=0時，秒時鐘的時間誤差的方差有最大值Dmax。通過分析上式最大方差Dmax與回歸分析樣本數(shù)n之間關系得，樣本數(shù)n越大，最大方差Dmax越小，也就是晶振分頻秒脈沖與GPS秒時鐘的偏差越小。但樣本數(shù)n不能取無限大，受FPGA軟硬件資源的限制，一般來說，當n≥3時，調(diào)整后的晶振分頻秒脈沖的時間偏差小于GPS秒時鐘的偏差，可以滿足要求。

2.3D/A轉換器

D/A轉換器后有二級放大器，第一級實現(xiàn)電流輸出向電壓輸出的轉換；第二級將上級輸出的0～+5V的直流電壓轉變?yōu)殡p極性輸出，即-5V～+5V直流電壓，以供晶體振蕩器EFC端需要。系統(tǒng)中的D/A轉換采用十二位的CB1230芯片，其分辨力為1/4096。當基準電壓為+5V時，加在EFC端電壓將在-5V～+5V之間，電壓最小分辨力為2.44mv。由于本系統(tǒng)中晶振壓控特性規(guī)定了晶振在-5V～+5V電壓范圍內(nèi)，輸出頻率將在-l×10-7～1×10-7Hz內(nèi)變化，因而頻率調(diào)整最小步進量為0.488MHz，準確度調(diào)整最小步進量為4.88×10-11，可滿足1×10-10準確度控制要求。

2.4壓控晶體振蕩器

系統(tǒng)使用的是DX2116數(shù)字補償壓控溫補晶體振蕩器，該振蕩器標稱頻率為10MHz，溫度穩(wěn)定度為±1×10-7，年老化率為±1×10-6，短期1s穩(wěn)定度為±1×10-10。壓控晶體振蕩器電路原理圖如圖2所示。VCC端為電源端，接+5V電源，電容C1、C2構成電源穩(wěn)壓濾波電路。OUT為晶振頻率輸出端。RL、CL構成防脈沖干擾尖峰作用。晶振第2引腳接地。VC為壓控晶振電壓控制輸入端，接收由FPGA輸出頻率偏差值經(jīng)過D/A轉換器轉換的模擬控制電壓值。晶振第3引腳輸出晶振脈沖反饋給FPGA控制器?？刂齐妷号c晶振輸出頻率數(shù)值如表1所示。

圖2壓控晶體振蕩器電路原理

表1控制電壓與晶振輸出頻率數(shù)值

3本地同步秒脈沖

本地壓控晶振經(jīng)數(shù)字控制頻率后，頻率準確度和長期累積頻率誤差已達到要求。對校準后的壓控晶振輸出10MHz進行分頻，以接收GPS的第1個1pps信號上升沿作為時間同步基準，軟件進行分頻，輸出本地的1pps秒同步信號。此時本地同步秒脈沖信號通用性好，其高電平持續(xù)時間可在線編程改變，滿足不同場合要求，消除GPS信號跟蹤丟失的問題。

4結論

本文根據(jù)壓控晶振時鐘精度長期累積誤差的特點，采用用晶振信號同步GPS時鐘信號產(chǎn)生高精度時鐘，以FPGA為主要的控制部件，詳述了系統(tǒng)硬件和軟件的應用設計，實現(xiàn)了本地壓控晶振的數(shù)字同步時鐘馴服控制，該電路避免使用分立硬件電路和單片機，能夠消除或削弱干擾的影響，且系統(tǒng)結構簡單，提高了可靠性和容錯性。

參考文獻：

[1]李方洲，張建平.高精度壓控晶振頻率控制特性分析及控制系統(tǒng)[J].電子測量技術， 2000，23（1）：22-24.

[2]左建生，董蓮，陸福敏，等.時間頻率遠程校準系統(tǒng)的設計與實現(xiàn)[J].電子測量技術，2010，33（4）：1-3.

[3]曾祥君，尹項根，林干，等.晶振信號同步GPS信號產(chǎn)生高精度時鐘的方法及實現(xiàn)[J].電力系統(tǒng)自動化，2003，27（8）：49-53.endprint

摘要：晶振時鐘信號存在長期穩(wěn)定度差和累積誤差的問題。本文是利用GPS提供的1pps秒脈沖信號，在FPGA的基礎上利用干擾秒脈沖信號消除和偏差頻率平均運算等方法，減少外圍電路，既消減了GPS時鐘信號的隨機干擾誤差，又消除了本地晶振時鐘信號的累計誤差，從而控制本地壓控晶振輸出頻率，提高晶振的長期穩(wěn)定性。

關鍵詞：壓控晶振；FPGA控制；晶體振蕩器；同步秒脈沖

1頻率控制系統(tǒng)結構及工作原理

FPGA頻率控制系統(tǒng)總體結構原理框圖如圖1所示。系統(tǒng)輸入是GPS接收機在跟蹤衛(wèi)星時產(chǎn)生的1pps秒脈沖信號，邏輯電平輸出，高電平持續(xù)時間為1.01±0.01ms，以高電平的上升沿作為秒脈沖信號輸出的基準時間。數(shù)字控制電路為FPGA控制電路，主控芯片為EP1C6144TQFP，可以反復軟件編程，修改電路方案，外圍硬件電路少，可靠性高。該電路將測量本地壓控晶振產(chǎn)生同步秒脈沖與1pps秒脈沖之間的相位差，采用干擾秒脈沖信號消除和偏差頻率平均運算等方法得到同步信號所需的相對頻差。D/A轉換器將相對頻差轉換為模擬控制電壓，反饋到本地恒溫壓控晶振的控制端調(diào)整高穩(wěn)晶振的頻率信號，減小與1pps秒脈沖的同步相差，從而提高振蕩器高頻準確度和長期穩(wěn)定性，實現(xiàn)數(shù)字同步時鐘的馴服功能。

圖1FPGA頻率控制系統(tǒng)總體結構原理

2系統(tǒng)功能設計

系統(tǒng)功能設計主要包含硬件設計和軟件設計2大部分，軟件實現(xiàn)部分為：以VHDL編程語言實現(xiàn)GPS信號對晶振的馴服功能，包括如何消除GPS干擾信號的方法，實現(xiàn)GPS同步時鐘的方法，丟失GPS信號后繼續(xù)對晶振頻率的馴服控制，以及輸出本地同步秒時鐘信號。硬件實現(xiàn)部分為：D/A轉換器提供轉換后的模擬控制電壓，恒溫壓控晶振根據(jù)模擬電壓校準頻率，并反饋回FPGA處理器。

2.1干擾信號判斷及消除

1pps秒脈沖信號以方波形式輸出，高電平表示有秒脈沖輸出，高電平脈沖寬度不是恒定值，持續(xù)時間約為1ms，有0.01ms的誤差，這就導致在1pps信號高電平期間的晶振計數(shù)值不相等。另外由于干擾，接受到的1pps信號中有干擾脈沖信號，若把干擾脈沖上升沿作為1pps信號的上升沿開始計數(shù)，計數(shù)結果必然不準確，所測得的晶振頻率值與實際值偏差過大。需要軟件判斷出干擾信號并作出處理。

數(shù)字電路中干擾脈沖的高電平持續(xù)時間多數(shù)是微秒級，很少有超過1pps秒脈沖信號高電平持續(xù)時間的，因此以秒脈沖高電平持續(xù)時間作為判斷依據(jù)，以本地壓控晶振計數(shù)來實現(xiàn)計時功能。晶振標稱頻率是10MHz，2ms的計數(shù)值理論值為20000。在晶振高頻脈沖輸出事情發(fā)生clkeventandclk=1的前提下，遇到1pps信號事件sclkeventandsclk=1開始計數(shù)，同時用寄存器counter4保存計數(shù)值，如超過2ms高電平的脈沖信號為正常1pps信號，若小于2ms則認為是干擾信號，寄存器counter4計數(shù)值返回至該信號脈沖上升沿前的計數(shù)值。

2.2頻率偏差值計算

由于本地恒溫壓控晶振短期穩(wěn)定度高，小于1×10-10/s，可以不考慮晶振秒脈沖的隨機誤差，只考慮累積誤差產(chǎn)生的頻率偏差及線性漂移誤差，晶振分頻秒時間序列的第x個秒時鐘的時間誤差e（x）為：

式中：a為秒時間序列的初始誤差，b為頻率偏差的誤差系數(shù)，c為頻率線性漂移的誤差系數(shù)。通過一元二次回歸分析可得式（1）的晶振誤差估計值服從正態(tài)分布：

根據(jù)回歸分析，可得，當x=0時，秒時鐘的時間誤差的方差有最大值Dmax。通過分析上式最大方差Dmax與回歸分析樣本數(shù)n之間關系得，樣本數(shù)n越大，最大方差Dmax越小，也就是晶振分頻秒脈沖與GPS秒時鐘的偏差越小。但樣本數(shù)n不能取無限大，受FPGA軟硬件資源的限制，一般來說，當n≥3時，調(diào)整后的晶振分頻秒脈沖的時間偏差小于GPS秒時鐘的偏差，可以滿足要求。

2.3D/A轉換器

D/A轉換器后有二級放大器，第一級實現(xiàn)電流輸出向電壓輸出的轉換；第二級將上級輸出的0～+5V的直流電壓轉變?yōu)殡p極性輸出，即-5V～+5V直流電壓，以供晶體振蕩器EFC端需要。系統(tǒng)中的D/A轉換采用十二位的CB1230芯片，其分辨力為1/4096。當基準電壓為+5V時，加在EFC端電壓將在-5V～+5V之間，電壓最小分辨力為2.44mv。由于本系統(tǒng)中晶振壓控特性規(guī)定了晶振在-5V～+5V電壓范圍內(nèi)，輸出頻率將在-l×10-7～1×10-7Hz內(nèi)變化，因而頻率調(diào)整最小步進量為0.488MHz，準確度調(diào)整最小步進量為4.88×10-11，可滿足1×10-10準確度控制要求。

2.4壓控晶體振蕩器

系統(tǒng)使用的是DX2116數(shù)字補償壓控溫補晶體振蕩器，該振蕩器標稱頻率為10MHz，溫度穩(wěn)定度為±1×10-7，年老化率為±1×10-6，短期1s穩(wěn)定度為±1×10-10。壓控晶體振蕩器電路原理圖如圖2所示。VCC端為電源端，接+5V電源，電容C1、C2構成電源穩(wěn)壓濾波電路。OUT為晶振頻率輸出端。RL、CL構成防脈沖干擾尖峰作用。晶振第2引腳接地。VC為壓控晶振電壓控制輸入端，接收由FPGA輸出頻率偏差值經(jīng)過D/A轉換器轉換的模擬控制電壓值。晶振第3引腳輸出晶振脈沖反饋給FPGA控制器?？刂齐妷号c晶振輸出頻率數(shù)值如表1所示。

圖2壓控晶體振蕩器電路原理

表1控制電壓與晶振輸出頻率數(shù)值

3本地同步秒脈沖

本地壓控晶振經(jīng)數(shù)字控制頻率后，頻率準確度和長期累積頻率誤差已達到要求。對校準后的壓控晶振輸出10MHz進行分頻，以接收GPS的第1個1pps信號上升沿作為時間同步基準，軟件進行分頻，輸出本地的1pps秒同步信號。此時本地同步秒脈沖信號通用性好，其高電平持續(xù)時間可在線編程改變，滿足不同場合要求，消除GPS信號跟蹤丟失的問題。

4結論

本文根據(jù)壓控晶振時鐘精度長期累積誤差的特點，采用用晶振信號同步GPS時鐘信號產(chǎn)生高精度時鐘，以FPGA為主要的控制部件，詳述了系統(tǒng)硬件和軟件的應用設計，實現(xiàn)了本地壓控晶振的數(shù)字同步時鐘馴服控制，該電路避免使用分立硬件電路和單片機，能夠消除或削弱干擾的影響，且系統(tǒng)結構簡單，提高了可靠性和容錯性。

參考文獻：

[1]李方洲，張建平.高精度壓控晶振頻率控制特性分析及控制系統(tǒng)[J].電子測量技術， 2000，23（1）：22-24.

[2]左建生，董蓮，陸福敏，等.時間頻率遠程校準系統(tǒng)的設計與實現(xiàn)[J].電子測量技術，2010，33（4）：1-3.

[3]曾祥君，尹項根，林干，等.晶振信號同步GPS信號產(chǎn)生高精度時鐘的方法及實現(xiàn)[J].電力系統(tǒng)自動化，2003，27（8）：49-53.endprint