汪雨雯，葉 凡，任俊彥

(復旦大學專用集成電路與系統(tǒng)國家重點實驗室，上海201203)

模數(shù)轉換器(Analog-Digital Converter，ADC)是混合信號系統(tǒng)中必不可少的關鍵模塊，其性能好壞直接影響到整個系統(tǒng)，時間交織ADC作為高速高精度ADC的一種實現(xiàn)方案被廣泛應用，該方案使用多路ADC并行對輸入信號進行轉換，子ADC的采樣時間均勻錯開，系統(tǒng)在整體上等效為一個高速的模數(shù)轉換器.應用時系統(tǒng)需要給子ADC提供多路均勻相位的時鐘控制信號，這些時鐘控制信號通常由鎖相環(huán)(Phase-Locked Loop，PLL)和延遲鎖定環(huán)(Delay-Locked Loop，DLL)提供，其中DLL常用于糾正片外時鐘偏移，PLL常用于片內(nèi)分布時鐘的同步［1-2］.

由于PLL系統(tǒng)的特性，環(huán)路參數(shù)對工藝、溫度十分敏感，因此穩(wěn)定性較低，此外PLL結構中必需的壓控振蕩器會引入額外的抖動并在環(huán)路中累加，對PLL的輸出相位噪聲造成影響.而在DLL結構的時鐘發(fā)生器中，壓控延時鏈取代了壓控振蕩器，與PLL相比，DLL沒有壓控振蕩器引入的附加噪聲，因而有更好的噪聲性能，同時結構的改變也使得DLL的環(huán)路更容易穩(wěn)定.但是，傳統(tǒng)DLL中非理想鑒頻鑒相器(Phase Frequency Detector，PFD)和電荷泵(Charge Pump，CP)帶來的靜態(tài)相位誤差，會在DLL結構的時鐘發(fā)生器中產(chǎn)生固定抖動.常見的解決方案是在電荷泵中引入校準電路［3］，或是帶誤差檢測的反饋回路［4］，但這些做法并不能有效地消除靜態(tài)相位誤差，實現(xiàn)代價也很高.本文針對這一問題提出了一種切換型鑒頻鑒相器，通過定時切換鑒頻鑒相器中的信號通路，大幅減小了DLL結構中的靜態(tài)相位誤差，優(yōu)化了環(huán)路的抖動性能.

1 時間交織ADC中的時鐘

在時間交織模數(shù)轉換器中，用多路子ADC并行對輸入信號進行轉換，對于包含M路的時間交織ADC，需要提供M個依次相差2π/M相位的子時鐘(圖1).實現(xiàn)高精度轉換的關鍵在于保證通道間采樣時鐘信號相位的均勻性，采樣時間信號與理想時鐘信號之間的誤差越小，ADC的有效位數(shù)(Effective Number of Bits，ENOB)越高.通常用孔徑抖動(Aperture Jitter)來描述這項性能，文獻［5］中給出了時鐘抖動與時間交織ADC有效位數(shù)之間的關系:

其中tj，rms為ADC通道時鐘間的均方根抖動，fs為時間交織ADC的采樣頻率，N為ADC有效位數(shù).本設計應用于6-bit 600-MS/s12通道時間交織ADC，為保證至少6比特的有效位數(shù)，根據(jù)式(1)可得ADC所需時鐘均方根抖動的上限為 tj，rms=8.29 ps.

圖1 時間交織ADCFig.1 Time-interleaved ADC

2 系統(tǒng)結構

本文設計的基于延遲鎖定環(huán)的時鐘發(fā)生器整體結構如圖2所示，系統(tǒng)主要包括壓控延時鏈(Voltage-Controlled Delay Line，VCDL)，PFD，CP，環(huán)路濾波器和倍頻輸出模塊5個部分，其中前四個部分構成基本的DLL，環(huán)路的輸入?yún)⒖紩r鐘與經(jīng)過VCDL延時的時鐘信號經(jīng)過PFD比較后，兩信號之間的相位誤差轉化為數(shù)字電壓，經(jīng)過電荷泵驅動后轉換為模擬電流信號.這一電流信號在環(huán)路濾波器的電容上積累形成電壓信號，而環(huán)路濾波器抑制了電流信號中的高頻分量，僅把直流分量作為控制電壓送到VCDL，調(diào)整VCDL的延時以減小VCDL輸出信號與輸入?yún)⒖紩r鐘之間的相位誤差.環(huán)路鎖定時，DLL部分產(chǎn)生一組12個與參考時鐘頻率相同，相位依次相差π/6的時鐘信號φdll，φdll通過倍頻輸出模塊后得到一組連續(xù)均勻相位的時鐘φ1，φ2，…，φ12作為時間交織ADC的時鐘控制信號，以及一個高頻時鐘φout用于測量抖動性能.

圖2 基于延遲鎖定環(huán)的時鐘發(fā)生器結構框圖Fig.2 Architecture of DLL-based clock generator

DLL系統(tǒng)中，輸出信號是對輸入?yún)⒖紩r鐘的延遲，因此輸入?yún)⒖紩r鐘的每一個有效沿都會將相位誤差清零，各模塊產(chǎn)生的相位誤差不會積累到下一個周期，具有較好的抖動性能，但DLL鎖定時的靜態(tài)相位誤差會對輸出產(chǎn)生一定影響.圖3給出了非理想情況下，靜態(tài)相位誤差對DLL結構時鐘發(fā)生器的影響:由于存在靜態(tài)相位誤差，反饋環(huán)路不得不將時鐘沿推遲(或提前)一段時間以滿足相位平衡條件.由于這種周期性的時鐘沿推遲(或提前)，DLL的輸出波形就會產(chǎn)生周期性的異常寬度脈沖，輸出相位也會出現(xiàn)周期性波動，有時還會導致輸出時鐘缺少或多出沿.

根據(jù)圖3中的波形，可以估算基于DLL的時鐘發(fā)生器中靜態(tài)相位誤差部分對輸出時鐘抖動的貢獻:

圖3 靜態(tài)相位誤差在DLL中的影響Fig.3 Static phase offset in DLL

其中M為時鐘發(fā)生器提供的子時鐘的數(shù)量，Δt為DLL結構中的靜態(tài)相位誤差.從式(2)可以看出，靜態(tài)相位誤差會給輸出時鐘帶來直接影響，抑制靜態(tài)相位誤差能有效提高時鐘發(fā)生器的抖動性能.本文中M=12，tj，rms，Δt=0.204Δt，靜態(tài)相位誤差對輸出時鐘抖動的影響系數(shù)為 0.204.

3 電路設計

3.1 電荷泵

為了減小靜態(tài)相位誤差，本設計使用了帶誤差放大器負反饋的低電流失配CP(圖4).誤差放大器的正負兩端分別連在CP輸出端和內(nèi)部的A結點，當CP輸出端電壓Vout變化時，由于運放的鉗位作用，A點的電壓將會隨輸出端電壓變動，使得VA=Vout，Idn=Ibias=IA和Iup=IA兩組電流鏡得以精確復制參考電流，避免了輸出端電壓變化導致的充放電電流失配問題.但引入負反饋放大器相當于在環(huán)路中增加了一個極點，需要考慮環(huán)路穩(wěn)定性問題.為了保證環(huán)路的穩(wěn)定性，在運放的輸出端加入電容進行相位補償，以免產(chǎn)生振蕩.仿真結果表明，該結構的CP在輸出電壓0～0.9 V的范圍內(nèi)，充放電電流失配均小于2.5%.

3.2 鑒頻鑒相器

上文提到的靜態(tài)相位誤差主要來源于環(huán)路中的非理想PFD/CP結構，模擬CP充放電流失配和PFD的死區(qū)效應是電路中主要的非理想因素.PFD通常由D觸發(fā)器構成，在觸發(fā)器建立反饋通路時，PFD的兩個輸出同時有效，驅動后級的CP同時進行充電和放電，這會在VCDL的控制電壓VVCDL上產(chǎn)生紋波，從而影響到VCDL的輸出和最終的輸出時鐘.在輸入相位誤差很小的情況下，CP每個周期都會有一段時間同時進行充放電，VVCDL上產(chǎn)生周期性紋波，環(huán)路無法有效地控制輸出相位，這就是PFD的死區(qū)效應.

圖5給出了理想PFD/CP和非理想PFD/CP的相位-電流傳遞函數(shù).理想情況下，PFD/CP結構傳輸曲線的斜率在－2π～2π區(qū)間內(nèi)為常數(shù)，曲線關于原點中心對稱.而在非理想PFD/CP的情況下，傳輸曲線在原點附近有一段寬度為ΦDZ，斜率為零的死區(qū).在輸出電流為零、系統(tǒng)穩(wěn)定時，理想PFD的兩個輸入之間相位差為零，非理想PFD的兩個輸入之間相位差是一個常數(shù)ΔΦPFD，在時間域上對應Δt(如圖3所示).

圖4 低電流失配電荷泵Fig.4 Charge pump with minimum current mismatch

圖5 PFD/CP的相位-電流傳遞函數(shù)Fig.5 Characteristic of PFD/CP

由于環(huán)路中存在非零靜態(tài)相位誤差，傳統(tǒng)DLL的輸出相位鎖定在小幅超前(或滯后)于精確值的位置，輸出時鐘相位包含周期性紋波.為了減小上述非理想因素的影響，本文提出了一種切換型鑒頻鑒相器(Transecting PFD，TPFD)，在原有PFD的輸入和輸出通路上分別加入一對多路選擇器，并引入一個定時切換時鐘φt控制信號通路的選通(圖6).

φt為高電平時，輸入信號與輸出信號順序連接，圖6中各信號間連接關系為φout－φup，φref－φdn，upiup，dni－dn.φt為低電平時，分別交換兩個信號通路的連接，信號間連接關系為 φout－ φdn，φref－ φup，upidn，dni－up.通過每隔一段時間交換一次信號通路，在φt為高電平時TPFD的輸入相位差ΔΦ=φout－φref，在φt為低電平時ΔΦ=φref－φout，因此環(huán)路在切換時鐘φt電平不同的情況下有不同的可鎖定范圍，如圖7所示.

圖6 切換型鑒頻鑒相器Fig.6 Circuit of transecting PFD

圖7 環(huán)路使用不同PFD時的鎖定過程Fig.7 Locking process of DLL with different PFDs

圖7中的點線表示了理想PFD的情況下環(huán)路相位差的變化情況，如果切換時鐘φt保持高電平或低電平不變，環(huán)路相位差變化情況如實線所示，陰影部分表示鎖定范圍，可以看出這種情況下鎖定中心偏離理想位置較遠，鎖定范圍較大.實際工作時，切換時鐘φt定時交換PFD信號通路，因此鎖定范圍是兩塊陰影的交疊部分，鎖定中心落在理想位置，鎖定范圍也很小.本設計中，PFD為上升沿有效，為了保證TPFD進行正確的相位比較，切換時鐘φt的升降沿應當避開參考時鐘的有效沿，與參考時鐘的下降沿對齊.為了避免環(huán)路相位差鎖定在兩個鎖定范圍中的某一范圍內(nèi)，而不是二者的交疊部分，φt應當在保證相位比較結果正確的前提下盡可能地提高切換頻率，因此切換時鐘φt的頻率取輸入?yún)⒖紩r鐘頻率的一半，信號通路以fref/2的頻率進行切換.

使用TPFD的環(huán)路，其鎖定范圍為φt保持高電平或低電平兩種情況下鎖定范圍的交集，可表示為:

由此可見，TPFD通過定時交換信號通路，將環(huán)路鎖定范圍從ΦDZ減小到ΦDZ－2ΔΦPFD，有效減少了PFD、CP模塊帶來的時鐘抖動.

3.3 壓控延時鏈

本設計中的VCDL采用了12級交叉耦合負載并聯(lián)壓控管的差分結構延時單元(圖8).壓控管M1、M4與負載管M2、M3并聯(lián)，控制電壓通過壓控管柵極調(diào)整負載阻抗大小，改變VCDL的延時.由于交叉耦合的負載管帶來的正反饋效應，延時單元有較好的信號再生性.在電源電壓不變的情況下，使用交叉耦合負載的延時單元能獲得較大的輸出擺幅和更陡的信號邊沿，這樣的信號有助于減小輸出時鐘的抖動.另外，差分結構電路對共模噪聲有良好的抑制作用，減小了電源和襯底耦合噪聲對VCDL模塊的影響.

3.4 倍頻輸出模塊

對基于DLL的時鐘發(fā)生器來說，延遲鎖定環(huán)輸出的信號與輸入?yún)⒖紩r鐘頻率相同，僅相位不同，因此產(chǎn)生高頻信號時會用到額外的邊沿組合電路(Edge Combiner，EC).常見的邊沿組合電路有門電路型［6］和模擬電路型［7］兩種，其中門電路型邊沿組合電路功耗較低，但無法避免不同信號路徑間的延時失配，在這一點上模擬電路型邊沿組合電路可以做到較好的匹配.

圖8 壓控延時鏈中的延時單元Fig.8 Circuit of delay cell in VCDL

圖9 邊沿組合電路Fig.9 Circuit of edge combiner

圖9給出了本設計中使用的邊沿組合電路.延遲鎖定環(huán)的輸出φdll通過輸出緩沖器后得到一系列時鐘脈沖φ1，φ2，…，φ12，用于驅動邊沿組合電路.電路工作時，同一時間有且僅有一個NMOS管導通，交叉耦合的負載管M13、M14根據(jù)輸入管的導通情況，對輸出節(jié)點進行充放電，由此得到一對經(jīng)過倍頻的差分信號φout和 φoutb.

4 版圖設計和仿真結果

本論文采用65 nm CMOS工藝設計了一個基于DLL結構的時鐘發(fā)生器，實現(xiàn)了12相位時鐘輸出，能為時間交織ADC提供所需的多相位時鐘信號.為了測量多相時鐘間的孔徑抖動，將12個多相時鐘合并為一個6倍頻時鐘輸出進行測量.核心電路的版圖面積為90μm×110μm(如圖10)，不同工藝角下在40～110 MHz的頻率范圍內(nèi)可鎖定，鎖定時間小于1.2μs.圖11給出了輸入?yún)⒖紩r鐘50 MHz情況下的后仿結果，復位信號Vrst無效后1μs，環(huán)路濾波器的輸出，即VCDL的控制電壓VVCDL達到穩(wěn)定，環(huán)路完成鎖定.

圖10 延遲鎖定環(huán)版圖Fig.10 Layout of DLL

圖11 鎖定過程中環(huán)路濾波器的輸出電壓Fig.11 Locking process of VCDL control voltage

圖12給出了使用TPFD的DLL以及傳統(tǒng)DLL的版圖仿真結果比較.50 MHz輸入下，使用TPFD的DLL 輸出靜態(tài)相位誤差 Δt為 34.1 ps，峰峰值抖動 tj，pk-pk為 49 ps，均方根抖動 tj，rms為 8.1 ps 可滿足模數(shù)轉換器對時鐘的要求.使用傳統(tǒng)PFD的DLL輸出靜態(tài)相位誤差為133 ps，峰峰值抖動為92 ps，均方根抖動為27.4 ps.從仿真結果來看，新結構的PFD使靜態(tài)相位誤差Δt減小了98.9 ps，峰峰值抖動減小了43 ps，均方根抖動tj，rms減小了19.3 ps，本文設計的DLL獲得了較好的抖動性能.計算靜態(tài)相位誤差對均方根抖動的影響系數(shù)，Δtj，rms/Δt=0.195≈0.204，與理論值相符.為了比較不同工作頻率的DLL靜態(tài)相位誤差性能，引入了歸一化靜態(tài)相位誤差Δtnorm的概念:

圖12 本設計和傳統(tǒng)DLL的后仿結果比較Fig.12 Post-layout simulation of proposed DLL and traditional DLL

其中fout為DLL時鐘發(fā)生器的輸出頻率.本設計中fout=300 MHz，Δtnorm=1.02%.表1比較了文獻中的DLL與本設計的性能參數(shù)，本設計在面積、功耗、輸出時鐘抖動及靜態(tài)相位誤差幾方面具有一定優(yōu)勢.

表1 本設計與參考文獻中的DLL性能比較Tab.1 Comparison with state-of-the-art works

［1］Kurd N，Douglas J，Mosalikanti P，et al.Next generation Intel core micro-architecture(Nehalem)clocking［J］.IEEE Journal of Solid-State Circuits，2009，44(4):1121-1129.

［2］Allen A，Desai J，Verdico F，et al.Dynamic frequency-switching clock system on a quad-core Itanium processor［C］∥IEEE International Solid-State Circuits Conference Digest of Technical Papers.San Francisco，CA，USA:IEEE Press，2009:62-63.

［3］Huh H，Koo Y，Lee K Y，et al.A CMOS dual-band fractional-N synthesizer with reference doubler and compensated charge pump［C］∥IEEE International Solid-State Circuits Conference Digest of Technical Papers.San Francisco，CA，USA:IEEE Press，2004:100-101.

［4］Maulik P C，Mercer D A.A DLL-based programmable clock multiplier in 0.18-μm CMOS with 70 dBc reference spur［J］.IEEE Journal of Solid-State Circuits，2007，42(8):1642-1648.

［5］Parkey C R，Mikhael W B，Chester D B，et al.Modeling of jitter and its effects on time interleaved ADC conversion［C］∥IEEE AUTOTESTCON.Baltimore，MD:IEEE Press，2011:367-372.

［6］Kim JH，Kwak Y H，Kim M，et al.A 120-MHz 1.8-GHz CMOS DLL-based clock generator for dynamic frequency scaling［J］.IEEE Journal of Solid-State Circuits，2006，41(9):2077-2082.

［7］Ok S，Chung K，Koo J，et al.An antiharmonic，programmable，DLL-based frequency multiplier for dynamic frequency scaling［J］.IEEE Transactions on Very Large Scale Integration(VLSI)Systems，2010，18(7):1130-1134.

［8］Park JH，Jung D H，Ryu K，et al.ADDLL for clock-deskew buffer in high-performance SoCs［J］.IEEE Transactions on Very Large Scale Integration(VLSI)Systems，2013，21(7):1368-1373.

［9］Kuo K C，Hsu Y H.A low power multi-band selector DLL with wide-locking range［C］∥IEEE International Conference on Integrated Circuit Design and Technology and Tutorial.Minatec Grenoble，F(xiàn)rance:IEEE Press，2008:25-28.

［10］Chang M H，Chuang L P，Chang I M，et al.A 300-mV 36μW multiphase dual digital clock output generator with self-calibration［C］∥IEEE International SOCConference.Newport Beach，CA，USA:IEEE Press，2008:97-100.

［11］Hsiao K J，Lee T C.The design and analysis of a fully integrated multiplying DLL with adaptive current tuning［J］.IEEE Journal of Solid-State Circuits，2008，43(6):1427-1435.