，，，，

（1.上海交通大學(xué)電力傳輸與功率變換控制教育部重點(diǎn)實(shí)驗(yàn)室，上海 200240；2.中國(guó)南方電網(wǎng)有限責(zé)任公司調(diào)峰調(diào)頻發(fā)電公司，廣東廣州 510630）

1 引言

多電平功率變換電路可以使耐壓值較低的全控型電力電子器件可靠地應(yīng)用于高壓大功率領(lǐng)域，并能有效減少PWM控制所產(chǎn)生的高次諧波[1]。載波移相PWM調(diào)制方法則是一種標(biāo)準(zhǔn)的多電平功率變換技術(shù)的控制法。

多電平變換器輸出電平數(shù)多，需要的計(jì)算量大，對(duì)采用的處理器的計(jì)算功能、快速性和I/O接口功能要求高，對(duì)算法的性能要求更高[2-4]。為了滿足多電平變換器的需求，本文設(shè)計(jì)實(shí)現(xiàn)了一種主從兩級(jí)結(jié)構(gòu)的PWM發(fā)生器。其中，上位機(jī)為DSP+FPGA（可編程邏輯器件）結(jié)構(gòu)，DSP和FPGA分別實(shí)現(xiàn)了調(diào)制信號(hào)的生成與輸出，二者之間的數(shù)據(jù)交換通過(guò)地址總線和數(shù)據(jù)總線進(jìn)行。下位機(jī)通過(guò)光纖與上位機(jī)進(jìn)行串行通信，使用FPGA芯片解碼并實(shí)現(xiàn)PWM信號(hào)的輸出。

這種上下位機(jī)的設(shè)計(jì)，既利用了DSP高運(yùn)算速度和FPGA靈活易擴(kuò)展的特點(diǎn)，也使得上下位機(jī)的FPGA的資源互不占用并開(kāi)銷(xiāo)下降，節(jié)省了成本。此外，由于上下位機(jī)功能相對(duì)獨(dú)立，開(kāi)發(fā)設(shè)計(jì)更加簡(jiǎn)單快速，現(xiàn)場(chǎng)調(diào)試更加靈活方便。

2 載波移相PWM技術(shù)

載波移相技術(shù)PWM是一種優(yōu)秀的開(kāi)關(guān)調(diào)制策略，適用于大功率組合變流器和級(jí)聯(lián)型多電平功率控制。其基本原理[5-6]是用同一調(diào)制波與多個(gè)相位均勻移動(dòng)的三角載波分別進(jìn)行比較獲得多個(gè)SPWM波形，這些波形疊加起來(lái)構(gòu)成PS-SPWM波形。

在PS-PWM下，以N個(gè)H橋級(jí)聯(lián)拓?fù)浣Y(jié)構(gòu)為例進(jìn)行分析，其拓?fù)浣Y(jié)構(gòu)如圖1所示。單相需要2N個(gè)幅值和頻率完全相同的三角波作為載波且任意2個(gè)相鄰載波的相移為

圖1 N個(gè)H橋級(jí)聯(lián)功率變換器拓?fù)浣Y(jié)構(gòu)Fig.1 The topology of cascaded N H-bridge power converter system

3 PWM發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)

3.1 PWM發(fā)生器的系統(tǒng)結(jié)構(gòu)

如圖2所示，級(jí)聯(lián)功率變換器的PWM發(fā)生器由上位機(jī)和下位機(jī)2層的1對(duì)多結(jié)構(gòu)構(gòu)成。整個(gè)系統(tǒng)由唯一的上位機(jī)進(jìn)行控制；而每一個(gè)H橋功率單元需要一個(gè)對(duì)應(yīng)的下位機(jī)實(shí)現(xiàn)對(duì)相應(yīng)開(kāi)關(guān)管的控制。

圖2 主從結(jié)構(gòu)系統(tǒng)框圖Fig.2 The block diagram of master-slave structure system

上位機(jī)的系統(tǒng)結(jié)構(gòu)如圖3所示，DSP作為實(shí)現(xiàn)功率控制的控制器，而FPGA負(fù)責(zé)上下位機(jī)間的通信。DSP通過(guò)外圍電路獲得網(wǎng)側(cè)和直流側(cè)電氣量的測(cè)量值。這些數(shù)據(jù)在DSP內(nèi)部通過(guò)功率控制算法處理后，產(chǎn)生并向FPGA輸出數(shù)字化的調(diào)制波序列。FPGA作為通信模塊將DSP輸入的數(shù)字化調(diào)制波進(jìn)行串行編碼，并通過(guò)光纖串行通信將調(diào)制信號(hào)發(fā)送至各個(gè)下位機(jī)。同時(shí)，F(xiàn)PGA也可以將接收各個(gè)下位機(jī)反饋的工作狀態(tài)信息，送往DSP進(jìn)行處理。

圖3 上位機(jī)系統(tǒng)框圖Fig.3 The control block diagram of upper computer

下位機(jī)的系統(tǒng)結(jié)構(gòu)如圖4所示，主要?jiǎng)澐譃槿缦?個(gè)模塊：通信模塊、載波發(fā)生器和比較器。載波發(fā)生器產(chǎn)生三角波作為載波信號(hào)，通信模塊實(shí)現(xiàn)譯碼獲得調(diào)制信號(hào)，比較器將二者比較，最終實(shí)現(xiàn)PWM信號(hào)的輸出。

圖4 下位機(jī)系統(tǒng)框圖Fig.4 The system block diagram of lower computer

3.2 PWM發(fā)生器的工作原理

數(shù)字控制中采用規(guī)則采樣法來(lái)獲得PWM信號(hào)較為方便。H橋單元由對(duì)應(yīng)的下位機(jī)產(chǎn)生的PWM信號(hào)來(lái)進(jìn)行控制。由載波移相原理和本設(shè)計(jì)的系統(tǒng)結(jié)構(gòu)可知，互補(bǔ)的2路載波信號(hào)與同一調(diào)制信號(hào)比較獲得控制左右橋臂所需的2路PWM信號(hào)。調(diào)制信號(hào)在每個(gè)載波周期的固定時(shí)刻都應(yīng)該進(jìn)行1次更新，但由于左右橋臂載波信號(hào)互補(bǔ)，對(duì)于任意一路載波信號(hào)，調(diào)制信號(hào)在1個(gè)載波周期內(nèi)實(shí)際上需要更新2次，如圖5所示。在本設(shè)計(jì)中，每經(jīng)過(guò)半個(gè)載波信號(hào)的周期，調(diào)制信號(hào)就需要更新1次，即調(diào)制信號(hào)更新頻率為載波信號(hào)頻率的2倍。這樣也相對(duì)提高了產(chǎn)生的PWM信號(hào)的準(zhǔn)確度。

圖5 規(guī)則采樣法Fig.5 Rule sampling method

調(diào)制信號(hào)更新時(shí)，下位機(jī)的比較器掛起，防止出現(xiàn)錯(cuò)誤。由于載波的計(jì)數(shù)頻率遠(yuǎn)高于調(diào)制波的更新頻率，調(diào)制波的更新時(shí)刻應(yīng)在載波最高或最低點(diǎn)處，這樣可以避免由于調(diào)制波的更新而產(chǎn)生“毛刺”。

PWM信號(hào)由上位機(jī)DSP產(chǎn)生的調(diào)制波和下位機(jī)FPGA產(chǎn)生的載波比較而獲得，故二者的信號(hào)寬度選取應(yīng)是一致的，保證二者具有相同精度，避免因出現(xiàn)“短板”而浪費(fèi)資源。信號(hào)寬度的選取只要同時(shí)保證足夠的精度，并控制了系統(tǒng)資源的開(kāi)銷(xiāo)即可。本文的設(shè)計(jì)和分析是選取16位信號(hào)寬度進(jìn)行的。

設(shè)下位機(jī)載波信號(hào)的頻率為f0，上位機(jī)輸出的調(diào)制波的更新頻率為fM。圖6為5電平SPWM波形圖，載波信號(hào)的頻率為f0，則系統(tǒng)等效的載波頻率為4f0。

圖65電平SPWMFig.6 Five-level SPWM

對(duì)于單相的N個(gè)H橋級(jí)聯(lián)功率變換器，系統(tǒng)由1個(gè)上位機(jī)和N個(gè)下位機(jī)構(gòu)成。PWM的輸出需要2N路載波信號(hào)，則調(diào)制信號(hào)的更新頻率應(yīng)為載波頻率的4N倍。但由于1路調(diào)制信號(hào)同時(shí)用于2路PWM信號(hào)的輸出，故調(diào)制波更新的頻率可減半。從上述分析可知，如實(shí)現(xiàn)調(diào)制波下發(fā)的通信功能，上位機(jī)上調(diào)制波的更新頻率fM要滿足：

調(diào)制波的計(jì)算是在DSP內(nèi)部完成，所以2Nf0也是DSP計(jì)算調(diào)制波的循環(huán)速度的下限。而在三相系統(tǒng)的情況下，調(diào)制波計(jì)算速度則至少是6Nf0。

顯而易見(jiàn)，整個(gè)控制系統(tǒng)中上位機(jī)和下位機(jī)應(yīng)保持嚴(yán)格的時(shí)序關(guān)系。

由于控制系統(tǒng)分布式的特點(diǎn)，上位機(jī)與N個(gè)下位機(jī)有各自獨(dú)立的時(shí)鐘信號(hào)。但考慮到不同下位機(jī)的內(nèi)部時(shí)鐘可能存有差異，需要由上位機(jī)進(jìn)行統(tǒng)一的時(shí)序管理。為了提高時(shí)序的準(zhǔn)確性和可靠性，每隔半個(gè)載波周期在更新調(diào)制信號(hào)的同時(shí)，也要對(duì)載波信號(hào)本身進(jìn)行1次“校準(zhǔn)”，即重置為某一固定相位（對(duì)應(yīng)為某一固定值）?！靶?zhǔn)”的命令由上位機(jī)發(fā)出，從而實(shí)現(xiàn)了上位機(jī)對(duì)下位機(jī)載波時(shí)序的管理。

由于調(diào)制比一般小于1，調(diào)制信號(hào)的值一般處于載波最大值和最小值之間，將“校準(zhǔn)”時(shí)刻設(shè)置在載波最高點(diǎn)和最低點(diǎn)處，可以避免由于載波突變而產(chǎn)生的“毛刺”脈沖。故上位機(jī)定時(shí)輪循給各個(gè)下位機(jī)發(fā)出“校準(zhǔn)”命令，下位機(jī)收到“校準(zhǔn)”命令后立即將載波信號(hào)計(jì)數(shù)置為FFFF或者0000。

上下位機(jī)之間的通信由FPGA作通信模塊，通過(guò)光纖進(jìn)行串行通信完成。本文選用FPGA設(shè)計(jì)靈活、擴(kuò)展性強(qiáng)；選用光纖則避免了復(fù)雜電氣環(huán)境的干擾[7]。上位機(jī)與1個(gè)下位機(jī)的通信需要使用2根光纖才能實(shí)現(xiàn)雙向通訊，一根用來(lái)傳輸上位機(jī)向下位機(jī)發(fā)送控制命令，另一根用來(lái)傳輸下位機(jī)向上位機(jī)的反饋信息。

上位機(jī)向下位機(jī)發(fā)送控制命令時(shí)，上位機(jī)的FPGA作為編碼器將調(diào)制波編碼并發(fā)送，下位機(jī)的FPGA內(nèi)部構(gòu)建移位寄存器作為解碼器進(jìn)行解碼，獲得調(diào)制信號(hào)、控制命令等信息。由上述分析可知：如圖7所示，完整的數(shù)據(jù)幀應(yīng)包括起始位、數(shù)據(jù)位、校準(zhǔn)位、校驗(yàn)位和停止位。

圖7 通信數(shù)據(jù)格式Fig.7 The data format of communication

設(shè)完整的數(shù)據(jù)有nt位，由于各路調(diào)制信號(hào)控制的相對(duì)獨(dú)立，上位機(jī)發(fā)送給下位機(jī)的串行信號(hào)需要在半個(gè)載波周期內(nèi)產(chǎn)生傳輸完畢，因此控制信號(hào)發(fā)送的比特率Rbit至少需滿足：

由于載波的頻率f0通常為幾kHz或者十幾kHz，顯然，對(duì)于普通的FPGA芯片都是足以勝任的。

上下位機(jī)間的通信是雙向的，下位機(jī)需要向上位機(jī)反饋下位機(jī)的工作狀態(tài)，包括當(dāng)前工作溫度、電壓以及工作是否正常、是否存在故障等信息。反饋信號(hào)的完整數(shù)據(jù)幀也應(yīng)包括起始位、數(shù)據(jù)位和停止位，由于反饋信息簡(jiǎn)單于控制命令，故不再贅述。

H橋單元同一橋臂的上下2個(gè)開(kāi)關(guān)管在理想情況下，開(kāi)關(guān)管的狀態(tài)應(yīng)該始終相反。但實(shí)際情況下，由于每個(gè)開(kāi)關(guān)管的導(dǎo)通和關(guān)斷都有一定的延時(shí)，若同一橋臂的上下2個(gè)開(kāi)關(guān)管同時(shí)導(dǎo)通，2個(gè)功率開(kāi)關(guān)管會(huì)因直流側(cè)直通短路而損壞。為了避免出現(xiàn)這種情況，下位機(jī)對(duì)開(kāi)關(guān)管的控制要設(shè)置死區(qū)。

實(shí)現(xiàn)死區(qū)功能通過(guò)在下位機(jī)的FPGA設(shè)置1個(gè)計(jì)數(shù)器來(lái)進(jìn)行延時(shí)。如圖8所示，考慮死區(qū)時(shí)間，同一橋臂的上下2個(gè)開(kāi)關(guān)管的開(kāi)關(guān)過(guò)程分為4個(gè)階段。FPGA捕捉到PWM信號(hào)上升沿，進(jìn)入第1階段。下位機(jī)向下管發(fā)送關(guān)斷信號(hào)，F(xiàn)PGA內(nèi)部的延時(shí)計(jì)數(shù)器開(kāi)始工作，從零開(kāi)始自加。當(dāng)計(jì)數(shù)器達(dá)到設(shè)定值時(shí)，下位機(jī)向上管發(fā)送開(kāi)通信號(hào)，進(jìn)入第2階段。當(dāng)FPGA捕捉到PWM信號(hào)下降沿時(shí)，進(jìn)入第3階段。下位機(jī)向上管發(fā)送關(guān)斷信號(hào)，延時(shí)計(jì)數(shù)器再次開(kāi)始工作，從設(shè)定值開(kāi)始自減。當(dāng)計(jì)數(shù)器減少為0時(shí)，進(jìn)入第4階段，下位機(jī)向下管發(fā)送開(kāi)通信號(hào)。延時(shí)計(jì)數(shù)器的設(shè)定值Nd由開(kāi)關(guān)管的關(guān)斷時(shí)間toff和計(jì)數(shù)器使用的時(shí)鐘頻率fc確定。

圖8 死區(qū)實(shí)現(xiàn)Fig.8 The implementation of dead time

IGBT一般在μs級(jí)時(shí)間內(nèi)可以完全關(guān)斷，假設(shè)為3 μs，若取50 MHz的FGPA時(shí)鐘頻率，則Nd可設(shè)為200，即FPGA內(nèi)構(gòu)造8位寄存器作為計(jì)數(shù)器即可滿足設(shè)計(jì)要求，實(shí)現(xiàn)死區(qū)。

對(duì)于三相×12個(gè)H橋級(jí)聯(lián)功率變換器，共需要1個(gè)上位機(jī)和36個(gè)下位機(jī)來(lái)構(gòu)成整個(gè)控制系統(tǒng)。實(shí)現(xiàn)單相控制需要24路PWM信號(hào)，載波相移的相位為1/24個(gè)載波周期。調(diào)制波為工頻50 Hz，載波信號(hào)的頻率選用1 kHz，載波比為20，則其等效載波頻率達(dá)到24 kHz。上位機(jī)上調(diào)制波的更新頻率fM要滿足：

由于三相調(diào)制波的計(jì)算均在DSP中完成，DSP計(jì)算調(diào)制波的循環(huán)速度下限為72 kHz。

設(shè)計(jì)的上位機(jī)與下位機(jī)的通訊幀中，調(diào)制信號(hào)的信號(hào)寬度16位，另保留16位供實(shí)現(xiàn)其他的擴(kuò)展功能，則數(shù)據(jù)位設(shè)置為32位。停止位和校準(zhǔn)位設(shè)置為2位，起始位、奇偶校驗(yàn)位設(shè)置位1位，為保證從上位機(jī)發(fā)送到下位機(jī)的數(shù)據(jù)在每個(gè)載波周期中都能夠得到更新，則調(diào)制信號(hào)發(fā)送的比特率Rbit需滿足：

上述計(jì)算為實(shí)現(xiàn)控制系統(tǒng)功能的最低要求，使用TI公司TMS28F335和Actel公司的Pro-ASIC3/E系列的FPGA即可滿足。

4 設(shè)計(jì)驗(yàn)證

4.1 仿真驗(yàn)證

本設(shè)計(jì)的開(kāi)發(fā)環(huán)境為Actel公司定的libero9.1開(kāi)發(fā)套件，其中仿真測(cè)試程序?yàn)镸odsim 6.6d。以每相4個(gè)H橋級(jí)聯(lián)的三相系統(tǒng)為例分析，輸入為測(cè)試Verilog程序中輸入調(diào)制波為正弦信號(hào)。進(jìn)行綜合后仿真，并將電壓波形做歸一化處理，三相電壓波形如圖9所示。

4.2 實(shí)測(cè)驗(yàn)證

圖9 三相電壓輸出波形Fig.9 Three-phase output voltage waveform

實(shí)測(cè)選取載波信號(hào)1 kHz，調(diào)制波信號(hào)50 Hz，載波比為20。使用示波器實(shí)測(cè)下位機(jī)PWM信號(hào)的輸出情況。圖10為H橋左右橋臂對(duì)應(yīng)的2路PWM信號(hào)波形，波形顯示出相移；圖11為同一橋臂上下開(kāi)關(guān)管開(kāi)關(guān)信號(hào)波形，波形反相并存在死區(qū)；圖12為死區(qū)波形，3.2 μs的死區(qū)時(shí)間滿足關(guān)斷要求。以上波形均符合設(shè)計(jì)。

圖10 H橋左右橋臂對(duì)應(yīng)PWM信號(hào)波形Fig.10 The waveforms of H-bridge PWM signal corresponding left and right bridge arm

圖11 同一橋臂上下開(kāi)關(guān)管開(kāi)關(guān)信號(hào)波形Fig.11 The waveforms of switch signal upper and lower switches of the same bridge arm

圖12 死區(qū)波形Fig.12 The waveforms of the dead time

5 結(jié)論

多電平變流器需要的PWM發(fā)生器通道數(shù)目遠(yuǎn)超常用芯片能提供的PWM發(fā)生器通道數(shù)目，而采用上位機(jī)和下位機(jī)2層結(jié)構(gòu)構(gòu)成PWM發(fā)生器，在控制各芯片資源開(kāi)銷(xiāo)的情況下，實(shí)現(xiàn)多路PWM的輸出。此外，這種上下位機(jī)2層結(jié)構(gòu)也實(shí)現(xiàn)了模塊化的系統(tǒng)設(shè)計(jì)，具有很強(qiáng)的擴(kuò)展性，這對(duì)于多電平變流器的進(jìn)一步推廣應(yīng)用有重要的實(shí)際意義。

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