陳獻(xiàn)鋒，白雪飛，方 毅

(1．中國(guó)科學(xué)技術(shù)大學(xué)電子科學(xué)與技術(shù)系集成電路實(shí)驗(yàn)室，安徽合肥230027;2．中國(guó)科學(xué)技術(shù)大學(xué) 信息學(xué)院23系，安徽合肥230027)

0 引言

伴隨著數(shù)字芯片進(jìn)入超深亞微米工藝并且尺寸還在不斷縮小，以及現(xiàn)代高速通信系統(tǒng)數(shù)據(jù)吞吐量的不斷增大，數(shù)字芯片的工作頻率越來(lái)越高，數(shù)據(jù)位寬也越來(lái)越大。但芯片內(nèi)部的各種復(fù)雜的功能，如龐大的加減乘除運(yùn)算，給芯片造成了很大的片內(nèi)延遲，這就極大的限制了芯片的最高工作頻率。同時(shí)集成電路尺寸縮小瓶頸的限制和復(fù)雜度的高速提升，時(shí)序必然成為令電路工程師頭疼的問(wèn)題。如何在既滿(mǎn)足功能實(shí)現(xiàn)的情況下，實(shí)現(xiàn)數(shù)字芯片的時(shí)序收斂，將是數(shù)字電路工程師在面對(duì)復(fù)雜數(shù)字電路時(shí)能否順利流片的一個(gè)關(guān)鍵。

1 前端RTL代碼優(yōu)化

1．1 硬件角度的編碼思想

在RTL代碼的編寫(xiě)過(guò)程中，實(shí)時(shí)考慮硬件資源的結(jié)構(gòu)，通過(guò)代碼不同風(fēng)格的變換，選擇延遲較小的代碼編寫(xiě)方式。例如功能相同的式(1)和式(2)就分別對(duì)應(yīng)圖1(a)和圖1(b)兩個(gè)不同延時(shí)的電路。

圖1 不同代碼編寫(xiě)方式所對(duì)應(yīng)的門(mén)級(jí)電路Fig．1 Different coding styles and their corresponding gate level circuit

1．2 流水線(xiàn)技術(shù)

某些實(shí)現(xiàn)復(fù)雜功能的組合邏輯電路級(jí)數(shù)很多，延遲很大，這樣就使整個(gè)系統(tǒng)不能運(yùn)行在很高的頻率上。對(duì)于很多這樣的情況，可以采用流水線(xiàn)技術(shù)以大幅度提高系統(tǒng)運(yùn)行速率。

在數(shù)字電路設(shè)計(jì)中，流水線(xiàn)設(shè)計(jì)是指把規(guī)模較大、層次較多的組合邏輯電路分為幾個(gè)級(jí)，在每一級(jí)插入寄存器組暫存中間數(shù)據(jù)。這樣就把原來(lái)在一個(gè)周期內(nèi)執(zhí)行的較為復(fù)雜的操作分成幾步較小的操作，并在多個(gè)較高速的時(shí)鐘內(nèi)完成。

對(duì)于電路結(jié)構(gòu)可以比較明確劃分層次的復(fù)雜組合邏輯電路比較適合用流水線(xiàn)技術(shù)，以縮短寄存器間的延遲，實(shí)現(xiàn)運(yùn)行速度的提升。常見(jiàn)的流水線(xiàn)設(shè)計(jì)有流水線(xiàn)CPU、加/乘法器以及DSP中的多種變換［1］。流水線(xiàn)設(shè)計(jì)的代價(jià)是增加了寄存器邏輯以及系統(tǒng)復(fù)雜度。

1．3 并行結(jié)構(gòu)

當(dāng)一個(gè)串聯(lián)邏輯估值函數(shù)可以分解和并行地估值時(shí)，可將該函數(shù)拆分為更小的獨(dú)立操作，然后再重新組合它們［2］。例如，一個(gè)64位的乘法器可以拆分為3個(gè)32位的乘法器:

X={H，L}

X是一個(gè)64位操作數(shù)，H為高 32位，L為低32位。因此，64位的乘法可拆分為:

SUM=X1*X2={H1，L1}*{H2，L2}=

{(H1*H2)，(H1*L2+H2*L1)，(L1*L2)}

由此就把64位乘法器轉(zhuǎn)換為32位的乘法器和加法器(若為冪運(yùn)算則可簡(jiǎn)化為一次移位操作)的結(jié)合。隨著位數(shù)的減半，即可大大縮短延遲路徑，改善電路時(shí)序。

1．4 寄存器重定時(shí)

寄存器重定時(shí)是指在保持系統(tǒng)的功能不變的前提下，平等地重新分布寄存器之間的邏輯，減少任何兩個(gè)寄存器之間的最壞延遲。在RTL代碼中人為手動(dòng)地均衡寄存器間的邏輯，這種方法在關(guān)鍵路徑和相鄰路徑之間邏輯高度不平衡時(shí)是一種比較有效的方法。

2 邏輯綜合優(yōu)化

2．1 邏輯綜合概述

邏輯綜合(Logic Synthesis)是指數(shù)字電路由高抽象級(jí)描述，經(jīng)過(guò)布爾函數(shù)化簡(jiǎn)、優(yōu)化后，轉(zhuǎn)換到的邏輯門(mén)級(jí)別的電路連線(xiàn)網(wǎng)表的過(guò)程。ASIC設(shè)計(jì)中普遍使用的綜合工具是 synopsys公司的 Design Compiler(DC)和Cadence公司的RTL Compiler。以DC為例，有了以硬件思想優(yōu)化過(guò)的代碼后，首先要編寫(xiě)設(shè)計(jì)的時(shí)序約束腳本，對(duì)設(shè)計(jì)進(jìn)行合理的約束，但不要過(guò)約束。綜合工具根據(jù)設(shè)計(jì)人員編寫(xiě)的時(shí)序約束文件對(duì)RTL代碼進(jìn)行翻譯、優(yōu)化、門(mén)級(jí)映射后得到門(mén)級(jí)網(wǎng)表，并給出時(shí)序報(bào)告。在時(shí)序報(bào)告中，若時(shí)序得不到滿(mǎn)足，對(duì)于一般的設(shè)計(jì)，時(shí)鐘周期10%的時(shí)序違例一般是可以通過(guò)綜合工具將其優(yōu)化掉的。文獻(xiàn)［3］也給出了一些常用的時(shí)序優(yōu)化方法。

2．2 DC的基本優(yōu)化

首先根據(jù)時(shí)序報(bào)告找到時(shí)序關(guān)鍵路徑，查看關(guān)鍵路徑造成延遲的主要原因。對(duì)于路徑中延遲很大的器件，如果不是必須用到，可在綜合約束腳本中使用set_dont_use命令將其禁用以使用其他器件或組合電路替代，并重新綜合并查看關(guān)鍵路徑時(shí)序違例是否得到改善。然后通過(guò)使能compile命令的－map_effort high選項(xiàng)，DC會(huì)將關(guān)鍵路徑返回邏輯層次重建和重新映射，反復(fù)迭代優(yōu)化［4］。同時(shí)可以通過(guò)控制DC的compile命令中的選項(xiàng)來(lái)達(dá)到深度優(yōu)化。該命令可通過(guò)選擇以下選項(xiàng)優(yōu)化時(shí)序:

1)邊界優(yōu)化［4］(boundary_optimization)，DC 的邊界優(yōu)化是指跨module對(duì)設(shè)計(jì)進(jìn)行優(yōu)化，可優(yōu)化掉模塊的常數(shù)輸入邏輯、無(wú)連接的pin、模塊間直接連接的邏輯器件，一些信號(hào)的名字同時(shí)也會(huì)丟失。因此除了要保留做驗(yàn)證的模塊外，可通過(guò)set_boundary_optimization命令選擇時(shí)序緊張的模塊進(jìn)行邊界優(yōu)化。

2)自動(dòng)取消模塊組合［4］，通過(guò)－auto_ungroup delay選項(xiàng)，該選項(xiàng)通過(guò)采取智能取消模塊組合策略來(lái)嘗試改善總體時(shí)序。此選項(xiàng)著重優(yōu)化包含關(guān)鍵路徑或極可能成為關(guān)鍵路徑的模塊組合。

2．3 綜合中的寄存器重定時(shí)

對(duì)于高性能、時(shí)序緊湊的設(shè)計(jì)，可使用DC工具的compile_ultra命令，該命令對(duì)關(guān)鍵路徑的優(yōu)化提供了相對(duì)簡(jiǎn)單的方法。該命令的－retime選項(xiàng)可調(diào)節(jié)寄存器前后邏輯以減小總的時(shí)序違例［4］。與RTL代碼優(yōu)化中的寄存器重定時(shí)功能類(lèi)似，如圖2所示。

圖2 邏輯綜合中的寄存器重定時(shí)Fig．2 Retiming in logic synthesis

2．4 用戶(hù)自定義Path Groups

在邏輯綜合中，DC根據(jù)捕獲時(shí)鐘將各時(shí)序路徑歸進(jìn)不同的path group，并在不同的path group中從各組的關(guān)鍵路徑開(kāi)始優(yōu)化。通過(guò)report_path_group命令可以查看在設(shè)計(jì)中定義了哪些path groups。默認(rèn)情況下，當(dāng)在一個(gè)path group中的所有路徑都滿(mǎn)足時(shí)序或者該path group中關(guān)鍵路徑的時(shí)序不能再進(jìn)一步提升了，就不會(huì)再對(duì)該path group進(jìn)一步優(yōu)化了。然而在實(shí)際設(shè)計(jì)中，次關(guān)鍵路徑往往是和關(guān)鍵路徑是邏輯交疊或邏輯相關(guān)的，次關(guān)鍵的路徑得到優(yōu)化后往往會(huì)使關(guān)鍵路徑的時(shí)序得到很大改善。甚至有時(shí)關(guān)鍵路徑的時(shí)序并非是系統(tǒng)必要滿(mǎn)足的，然而卻導(dǎo)致其他重要的次關(guān)鍵路徑的時(shí)序得不到滿(mǎn)足。而且越少的時(shí)序違例對(duì)于后端布局布線(xiàn)對(duì)時(shí)序的優(yōu)化來(lái)說(shuō)也更容易實(shí)現(xiàn)時(shí)序收斂。此時(shí)，我們就希望DC對(duì)次關(guān)鍵路徑進(jìn)行優(yōu)化。首先，可通過(guò)用戶(hù)自定義path group，將不同的路徑按類(lèi)別分別定義不同的path group進(jìn)行優(yōu)化。例如，可按輸入、輸出和組合邏輯分組:

以上分組后，會(huì)分別對(duì)所有的輸入、輸出及純組合邏輯三部分進(jìn)行優(yōu)化，而不會(huì)僅僅按照系統(tǒng)時(shí)鐘對(duì)設(shè)計(jì)進(jìn)行分組優(yōu)化。其次，還可通過(guò)group_path命令的－critical_range選項(xiàng)對(duì)path group中的次關(guān)鍵路徑進(jìn)行優(yōu)化。該選項(xiàng)后面需要指定一個(gè)非負(fù)數(shù)值，默認(rèn)值為0，表示只對(duì)關(guān)鍵路徑進(jìn)行優(yōu)化。若設(shè)置為0．2，則表示時(shí)序違例在關(guān)鍵路徑時(shí)序違例值20%以?xún)?nèi)的路徑均會(huì)被優(yōu)化。如果要所有路徑均得到優(yōu)化，則將該值設(shè)置得非常大即可，但同時(shí)會(huì)增加優(yōu)化時(shí)間。一般該值設(shè)置在時(shí)鐘周期的10%以?xún)?nèi)。此外，還可通過(guò)－weight選項(xiàng)對(duì)path group設(shè)置權(quán)值以改變其優(yōu)化的優(yōu)先級(jí)，該值的范圍為0到100。權(quán)值乘以關(guān)鍵路徑的時(shí)序違例值即得到path group的路徑花費(fèi)，花費(fèi)越大的 path group的優(yōu)先級(jí)別越高。

2．5 Topographical模式

在復(fù)雜、高頻的超深亞微米及以下的數(shù)字電路設(shè)計(jì)中，線(xiàn)延遲已成為主要的延遲之一，而且常用的線(xiàn)載模型(WLM)的延遲計(jì)算和版圖信息沒(méi)有相關(guān)性，因此造成了時(shí)序違例和布線(xiàn)沖突的不可預(yù)見(jiàn)性，導(dǎo)致布線(xiàn)工具為優(yōu)化時(shí)序進(jìn)行過(guò)多的迭代甚至達(dá)不到時(shí)序收斂。對(duì)于此類(lèi)設(shè)計(jì)，如果一次綜合后或布局布線(xiàn)后還存在很大的時(shí)序違例，可采用DC的topographical模式。該模式首先對(duì)設(shè)計(jì)做一個(gè)預(yù)布局，隨后可根據(jù)虛擬走線(xiàn)的信息計(jì)算走線(xiàn)的延遲，得到一個(gè)與物理版圖相關(guān)的相對(duì)真實(shí)的延遲信息，使得綜合優(yōu)化的結(jié)果更容易在布局布線(xiàn)時(shí)實(shí)現(xiàn)時(shí)序收斂。該模式主要包括兩個(gè)步驟［5］:

第一步，利用整個(gè)設(shè)計(jì)的 RTL代碼在DC的topographical模式下(top－down或 bottom－up)生成一個(gè)全設(shè)計(jì)的網(wǎng)表，然后再用該網(wǎng)表和時(shí)序約束文件、物理庫(kù)文件在IC Compiler中進(jìn)行層次化的布局，最后得到整個(gè)芯片的一個(gè)初始布局信息。過(guò)程如圖3 所示［5］。

圖3 從RTL到floorplan流程Fig．3 Flow from RTL to floorplan

第二步，利用第一步得到的描述芯片布局信息的物理約束文件和設(shè)計(jì)網(wǎng)表、時(shí)序約束文件、物理庫(kù)文件再綜合，即得到了與芯片布局布線(xiàn)信息相關(guān)的邏輯綜合結(jié)果［5］。

2．6 優(yōu)化結(jié)果查看

以上優(yōu)化后會(huì)自動(dòng)生成一個(gè)default．svf文件，可通過(guò)查看該文件以及對(duì)比前后綜合報(bào)告，查看以上優(yōu)化選項(xiàng)相應(yīng)的對(duì)設(shè)計(jì)做了哪些優(yōu)化。

3 結(jié)語(yǔ)

文中重點(diǎn)討論了數(shù)字集成電路設(shè)計(jì)從RTL代碼到邏輯綜合過(guò)程中時(shí)序優(yōu)化的幾種最主要的方法。根據(jù)不同的設(shè)計(jì)，靈活地運(yùn)用各種時(shí)序優(yōu)化方法對(duì)電路進(jìn)行深入優(yōu)化，可節(jié)省大量的芯片開(kāi)發(fā)時(shí)間并得到穩(wěn)定可靠的芯片。此外，在芯片物理設(shè)計(jì)階段，通過(guò)更改器件尺寸、插入buffer和spare cell、手動(dòng)調(diào)整路徑等方法也可極大減少芯片時(shí)序違例情況?？傊?，在深入理解芯片時(shí)序的概念后，并以底層電路對(duì)應(yīng)具體算法的思想去優(yōu)化，才能快速準(zhǔn)確地實(shí)現(xiàn)芯片時(shí)序的最優(yōu)化。

［1］ 王亞春，蔡德林，張夢(mèng)龍，等．流水線(xiàn)CORDIC算法的FPGA 實(shí)現(xiàn)［J］．通信技術(shù)，2010，43(11):169－170．WANG Ya－chun，CAI De－lin，ZHANG Meng－long，et al．The FPGA Implementation of Pipeline CORDIC Algorithm［J］．Communications Technology，2010，11(43):169－170．

［2］ Steve Kilts．高級(jí) FPGA設(shè)計(jì):結(jié)構(gòu)、實(shí)現(xiàn)和優(yōu)化［M］．孟憲元，譯．北京:機(jī)械工業(yè)出版社，2009:6－8．Steve Kilts．Advanced FPGA Design:Architecture，Implementation，and Optimization［M］．MENG Xianyuan，Translated．Beijing:China Machine Press，2009:6－8．

［3］ 張佾．超大規(guī)模數(shù)字集成電路的時(shí)序分析與優(yōu)化［D］．上海:復(fù)旦大學(xué)，2008．ZHANG Yi．Timing Analysis and Optimization of Very Large Scale Digital Integrated Circuit［D］．Shanghai:Fudan University，2008．

［4］ Synopsys CO．，LTD．Design Compiler User Guide(Version H－2013．03)［M］．USA:Synopsys，2013:210－237，287－376．

［5］ Synopsys CO．，LTD．Hierarchical Flow Support in Synopsys Design Compiler Topographical Mode Application Note(Version A－2007．12－SP2)［M］．USA:Synopsys，2008:12－26．