李晉文,曹躍勝,胡 軍,肖立權(quán)

(國(guó)防科學(xué)技術(shù)大學(xué)計(jì)算機(jī)學(xué)院，湖南 長(zhǎng)沙 410073)

基于動(dòng)態(tài)目標(biāo)阻抗的DDR3電源完整性仿真

李晉文,曹躍勝,胡 軍,肖立權(quán)

(國(guó)防科學(xué)技術(shù)大學(xué)計(jì)算機(jī)學(xué)院，湖南 長(zhǎng)沙 410073)

DDR3存儲(chǔ)器已經(jīng)成為目前服務(wù)器和計(jì)算機(jī)系統(tǒng)的主流應(yīng)用，雖然DDR3采用雙參考電壓、片上校準(zhǔn)引擎、動(dòng)態(tài)ODT、fly-by拓?fù)湟约皐rite-leveling等技術(shù)在一定程度上提高了信號(hào)完整性，但高數(shù)據(jù)率DDR3的設(shè)計(jì)實(shí)現(xiàn)仍然比較困難。由于DDR3總線(xiàn)屬于高速并行總線(xiàn)，同步開(kāi)關(guān)噪聲與電源本身的噪聲耦合在一起，共同影響數(shù)據(jù)信號(hào)的質(zhì)量?？紤]到芯片實(shí)際工作電流并非恒定不變，而是一種動(dòng)態(tài)變化的頻率相關(guān)源，提出了一種新的基于目標(biāo)阻抗與動(dòng)態(tài)目標(biāo)阻抗的混合仿真與設(shè)計(jì)流程，在前仿真階段采用恒定目標(biāo)阻抗，在后仿真階段采用動(dòng)態(tài)目標(biāo)阻抗為設(shè)計(jì)目標(biāo)，仿真結(jié)果證實(shí)了該方法的有效性，實(shí)現(xiàn)了設(shè)計(jì)優(yōu)化速度與精度的權(quán)衡折衷。

DRR3 DIMM；電源完整性；動(dòng)態(tài)目標(biāo)阻抗

1 引言

當(dāng)前計(jì)算機(jī)系統(tǒng)中已經(jīng)普遍使用了高帶寬的DDR3存儲(chǔ)器。與DDR2相比，DDR3具有更高的性能、更低的功耗，最高目標(biāo)速率達(dá)1.6 Gbps[1]，市場(chǎng)上主流的DDR3 DIMM產(chǎn)品有1 066/1 333/ 1 600 Mbps。DDR3并行總線(xiàn)接口電路電壓采用1.5 V，接口電壓的降低導(dǎo)致系統(tǒng)噪聲容限減小，時(shí)鐘周期的進(jìn)一步縮短，使得系統(tǒng)設(shè)計(jì)對(duì)信號(hào)質(zhì)量、接口時(shí)序和噪聲容限等方面的要求越來(lái)越高，使得芯片I/O、封裝以及PCB板級(jí)設(shè)計(jì)都面臨巨大挑戰(zhàn)[2,3]。

為了獲得更好的信號(hào)完整性，DDR3采用了串推(fly-by)拓?fù)浣Y(jié)構(gòu)，減少了鏈路上的分支(stub)反射，但卻引起了內(nèi)存顆粒之間數(shù)據(jù)采樣信號(hào)DQS與時(shí)鐘信號(hào)的時(shí)延偏差(skew)，為降低實(shí)現(xiàn)難度，采用寫(xiě)均衡(write-leveling)技術(shù)來(lái)調(diào)整控制器內(nèi)部延遲偏斜(skew),從而達(dá)到控制時(shí)延的目的。即使如此，高頻率高帶寬DDR3存儲(chǔ)系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn)還是比較困難，仍然需要細(xì)致的信號(hào)完整性和電源完整性仿真。文獻(xiàn)[3]全面比較了DDR3和DDR2，分析了DDR3實(shí)現(xiàn)的難點(diǎn)；Chuang Hao-hsiang等人[4]通過(guò)對(duì)DDR3 DIMM信號(hào)完整性仿真，發(fā)現(xiàn)內(nèi)存顆粒采用細(xì)線(xiàn)連接的fly-by拓?fù)涫窃O(shè)計(jì)成功的關(guān)鍵之一；文獻(xiàn)[5]應(yīng)用統(tǒng)計(jì)與瞬態(tài)的混合仿真方法分析了GDDR3系統(tǒng)I/O的同步開(kāi)關(guān)噪聲SSN(Simultaneous Switch Noise)問(wèn)題。由于DDR3總線(xiàn)屬于高速并行總線(xiàn)，除串?dāng)_之外，總線(xiàn)中同組數(shù)據(jù)I/O同時(shí)翻轉(zhuǎn)產(chǎn)生的噪聲與電源本身的噪聲耦合在一起，即同步開(kāi)關(guān)噪聲(SSN)，共同影響數(shù)據(jù)信號(hào)DQ以及數(shù)據(jù)采樣信號(hào)DQS的質(zhì)量，因此電源完整性對(duì)DDR3總線(xiàn)的影響相當(dāng)大。

目前的電源完整性仿真流程通常是給定電源噪聲容限，反推出一個(gè)恒定的電源設(shè)計(jì)目標(biāo)阻抗，并以此為優(yōu)化目標(biāo)，通過(guò)優(yōu)化PCB板疊層中的電源平面、電源過(guò)孔數(shù)目、電源島的形狀、電源走線(xiàn)的線(xiàn)寬以及去耦電容的類(lèi)型、數(shù)目和位置來(lái)實(shí)現(xiàn)設(shè)計(jì)優(yōu)化目標(biāo)[6]。前述的電源完整性仿真流程，通常沒(méi)有考慮芯片供電電流的動(dòng)態(tài)變化對(duì)于電源阻抗的影響，可能會(huì)導(dǎo)致過(guò)設(shè)計(jì)?？紤]到芯片實(shí)際工作電流值并非恒定不變，而是一種動(dòng)態(tài)變化的頻率相關(guān)源，本文提出了一種新的基于目標(biāo)阻抗與動(dòng)態(tài)目標(biāo)阻抗的混合仿真與設(shè)計(jì)流程，在前仿真階段采用恒定目標(biāo)阻抗，在后仿真階段采用動(dòng)態(tài)目標(biāo)阻抗為設(shè)計(jì)目標(biāo)，實(shí)現(xiàn)設(shè)計(jì)優(yōu)化速度與精度的統(tǒng)一。

本文首先建立了供電網(wǎng)絡(luò)模型，分析了電源完整性問(wèn)題的根源—同步開(kāi)關(guān)噪聲，比較了電源目標(biāo)阻抗與動(dòng)態(tài)目標(biāo)阻抗的定義以及對(duì)于信號(hào)質(zhì)量的影響；然后介紹了所提出的基于目標(biāo)阻抗與動(dòng)態(tài)目標(biāo)阻抗的混合仿真與設(shè)計(jì)流程，對(duì)DDR3系統(tǒng)的電源進(jìn)行了仿真優(yōu)化設(shè)計(jì)，給出了仿真的實(shí)驗(yàn)結(jié)果，并對(duì)實(shí)驗(yàn)結(jié)果加以了分析；最后，對(duì)本文進(jìn)行了總結(jié)。

2 供電模型

如圖1所示，電源分配網(wǎng)絡(luò)PDN(Power Distribution Network)由系統(tǒng)外配電網(wǎng)絡(luò)出發(fā)經(jīng)PCB電源分配網(wǎng)絡(luò)(含VRM，Voltage Regulator Module)、封裝電源分配網(wǎng)絡(luò)，最終通過(guò)芯片內(nèi)部分配網(wǎng)絡(luò)給芯片供電[6]。

Figure 1 Power supplying model of chip圖1 芯片供電網(wǎng)絡(luò)模型

PDN紋波噪聲往往會(huì)給系統(tǒng)帶來(lái)致命影響，不僅造成時(shí)序容限減小，更可引起EMC效應(yīng)增強(qiáng)。高速電路中通常采用大面積覆銅以達(dá)到低阻抗的PDN設(shè)計(jì)，而此種方法經(jīng)常不能滿(mǎn)足設(shè)計(jì)需要。

隨著系統(tǒng)頻率的不斷提升，電源/地平面的諸多高頻效應(yīng)凸顯，如諧振效應(yīng)、邊緣效應(yīng)等，對(duì)電源阻抗產(chǎn)生顯著影響，而解決此問(wèn)題最簡(jiǎn)單有效的方案是添加大量去耦電容。去耦電容按所處位置分為三大類(lèi)：片內(nèi)去耦電容、封裝(PKG)去耦電容、PCB去耦電容，其去耦速度依次降低，而所付代價(jià)也相應(yīng)減少。PDN設(shè)計(jì)中，去耦電容對(duì)于集成電路(IC)的電流反應(yīng)能力由各部件頻率響應(yīng)、距離IC遠(yuǎn)近和IC間寄生效應(yīng)共同決定[7]。

DDR3總線(xiàn)屬于高速并行總線(xiàn)，數(shù)據(jù)信號(hào)DQ的同步開(kāi)關(guān)噪聲對(duì)DDR3總線(xiàn)的影響比較大。同步開(kāi)關(guān)噪聲SSN來(lái)自同時(shí)開(kāi)關(guān)引起的瞬間變化電流(dI/dt)，在經(jīng)過(guò)回流路徑上的分布電感時(shí)，形成交流壓降，從而產(chǎn)生的噪聲。由于壓降產(chǎn)生于PDN上，而信號(hào)又以PDN為返回路徑和參考點(diǎn)，因此噪聲必然會(huì)影響信號(hào)回路[8]。SSN主要源于芯片鍵合、封裝和連接器的寄生電感。量化SSN比較困難，但根據(jù)計(jì)算公式：VSSN=N*Lloop*(dI/dt)，可知SSN正比于同時(shí)開(kāi)關(guān)的驅(qū)動(dòng)器數(shù)目N、回路總電感Lloop和電流變化率dI/dt。同時(shí)開(kāi)關(guān)的驅(qū)動(dòng)器數(shù)目越大，SSN就越嚴(yán)重，圖2為等效同步開(kāi)關(guān)噪聲產(chǎn)生的原理[9]。

Figure 2 Simultaneous switch noise圖2 同步開(kāi)關(guān)噪聲(SSN)

3 目標(biāo)阻抗

PDN阻抗定義為，從用電器件端看整個(gè)電源分配網(wǎng)路的阻抗，通常使用Z參數(shù)表示。而目標(biāo)阻抗則是用以評(píng)估PDN設(shè)計(jì)阻抗是否超標(biāo)的準(zhǔn)則，通常用Ztarget表示，如圖3所示。若電壓的允許波動(dòng)為Vripple，則Ztarget可用公式Ztarget=Vripple/Imax計(jì)算。

Figure 3 Definition of PDN target impedance圖3 PDN目標(biāo)阻抗定義

根據(jù)關(guān)系式P=V*Imax和由已知的功率P、電壓V可確定IC中流出的最大電流。目標(biāo)阻抗Ztarget在頻域范圍內(nèi)確定了IC電源端PDN最大阻抗上限，低于目標(biāo)阻抗能夠確保任何電流跳變引發(fā)的電壓噪聲均小于電壓波動(dòng)Vripple。

隨著各種芯片(處理器)的各項(xiàng)性能指標(biāo)不斷提升，PDN的目標(biāo)阻抗亦隨之變化，表1為微處理器目標(biāo)阻抗的變化表，可見(jiàn)目標(biāo)阻抗值大約每三年下降1.6倍。越來(lái)越嚴(yán)苛的設(shè)計(jì)條件，使得目標(biāo)阻抗的重要性更加凸顯[10]。

Table 1 Roadmap of target impedance

4 動(dòng)態(tài)目標(biāo)阻抗

由目標(biāo)阻抗的計(jì)算公式可見(jiàn)，電流值的計(jì)算是確定Ztarget的關(guān)鍵。使用Imax獲得的固定值目標(biāo)阻抗雖然簡(jiǎn)單方便，但隨著設(shè)計(jì)復(fù)雜度的提高，描繪的阻抗界限過(guò)于保守，易造成過(guò)設(shè)計(jì)，從而提升設(shè)計(jì)復(fù)雜度?；诖巳秉c(diǎn)，可對(duì)目標(biāo)阻抗計(jì)算式進(jìn)行如下修改：Ztarget=Vripple/(50%*Imax)(Ω)，式中假設(shè)開(kāi)關(guān)電路流出的平均電流為最大電流的50%，然而此時(shí)的目標(biāo)阻抗的確定仍比較粗糙。因?yàn)樾酒瑢?shí)際工作電流值并非是恒定不變值，而是與工作狀態(tài)相關(guān)，是頻率相關(guān)源。

更嚴(yán)格的方法是施加測(cè)試向量作為激勵(lì)，用spice電路仿真得到動(dòng)態(tài)電流I(t)，再使用傅里葉變換得到電流與頻率的關(guān)系曲線(xiàn)I(f)，再反推出Ztarget(f)。常用的激勵(lì)包括脈沖源、PRBS碼，也可以根據(jù)實(shí)際的訪(fǎng)存提取出測(cè)試向量作為激勵(lì)。這種方法的主要問(wèn)題是計(jì)算結(jié)果與具體使用的測(cè)試向量相關(guān)，不可能覆蓋到所有的情況。

圖4為Ztarget(f)與Ztarget的比較圖。相比Ztarget曲線(xiàn)給出的過(guò)于保守嚴(yán)苛的限制條件，獲取的動(dòng)態(tài)目標(biāo)阻抗曲線(xiàn)Ztarget(f)在基于頻變動(dòng)態(tài)電流的基礎(chǔ)上，能夠更精準(zhǔn)地給出不同電流情況下的PDN阻抗的約束條件。

Figure 4 Comparsion of Ztarget(f) and Ztarget圖4 Ztarget(f)與Ztarget對(duì)比

5 基于動(dòng)態(tài)目標(biāo)阻抗的仿真流程

目前PI仿真流程中，通常使用恒定目標(biāo)阻抗作為后仿真PDN阻抗的設(shè)計(jì)優(yōu)化目標(biāo)。如圖5a所示是針對(duì)目前PI仿真流程中加入前仿真的優(yōu)化設(shè)計(jì)流程。因?yàn)槭芮胺抡嬷械刃Ｐ途人蓿琁(f)的準(zhǔn)確度難以保證。所以，基于Ztarget與Ztarget(f)的各自特性，分別將Ztarget應(yīng)用于PI設(shè)計(jì)的前仿真階段，用以指導(dǎo)PDN設(shè)計(jì)，而將Ztarget(f)應(yīng)用于PI設(shè)計(jì)的后仿真階段，用以?xún)?yōu)化改進(jìn)PDN性能，二者同時(shí)結(jié)合共同應(yīng)用于PI仿真流程，如圖5b所示，可以更加高效地與設(shè)計(jì)相協(xié)同，減少迭代次數(shù)，提升PDN的一次設(shè)計(jì)成功率。

Figure 5 Design and optimization flow for PI圖5 PI設(shè)計(jì)優(yōu)化流程

6 仿真結(jié)果與分析

基于寫(xiě)仿真鏈路，對(duì)各DQ分別使用獨(dú)立的200 bit隨機(jī)碼作為激勵(lì)進(jìn)行仿真。如圖6為 fast、typical和slow三種情況下使用PRBS碼(PI_PRBS)的VDDQ電壓時(shí)域仿真結(jié)果。三種仿真條件下，VDDQ電壓紋波均已超出要求的正常電壓+/-5%波動(dòng)范圍，最高可達(dá)10%，尤其在初始20 ns范圍內(nèi)與仿真結(jié)束前波動(dòng)較為明顯。對(duì)比頻域PDN阻抗曲線(xiàn)，如圖7所示，得知DDR3電源網(wǎng)絡(luò)阻抗設(shè)計(jì)不合理，在300 MHz～1 GHz范圍反諧振值已嚴(yán)重超出動(dòng)態(tài)目標(biāo)阻抗限定范圍。

Figure 6 Simulation waveform of VDDQ圖6 VDDQ仿真波形

Figure 7 Impedance of VDDQ without PI optimization圖7 PI仿真優(yōu)化前VDDQ阻抗

Figure 8 Simulation waveform of VDDQ using pulse圖8 Pulse激勵(lì)下VDDQ的仿真波形

使用同步脈沖激勵(lì)源(PI_Pulse)發(fā)現(xiàn)SSN效應(yīng)更加明顯。如圖8所示是PI_Pulse仿真條件與Typical模式下，PDN阻抗優(yōu)化前VDDQ電壓波形。由圖8可見(jiàn)，電源紋波已嚴(yán)重超過(guò)噪聲容限范圍，最低與最高電壓值分別可達(dá)0.5 V與1.2 V，超標(biāo)量最高可達(dá)67%。相比PI_PRBS電壓波動(dòng)情況，施加PI_Pulse激勵(lì)時(shí)PI問(wèn)題更嚴(yán)重。

為保證芯片正常工作，減小SSN效應(yīng)，必須對(duì)頻域PDN進(jìn)行優(yōu)化，以滿(mǎn)足目標(biāo)阻抗的設(shè)計(jì)要求。如PI_PRBS仿真中頻域PDN阻抗如圖7所示，需優(yōu)化諧振點(diǎn)已位于500 MHz之上，結(jié)合去耦電容的作用頻段，此時(shí)應(yīng)選擇合適的去耦電容對(duì)封裝設(shè)計(jì)阻抗進(jìn)行有效去耦，以降低總體電源平面阻抗諧振幅度。

去耦電容的選擇應(yīng)充分考慮電容特性中諧振頻率、溫度特性、寄生參數(shù)、額定電壓等綜合作用因素，同時(shí)輔助以諧振分析、電容優(yōu)化等仿真指導(dǎo)手段。在進(jìn)行大量篩選實(shí)驗(yàn)后，最終選定Murata電容庫(kù)中0201普通電容以及低寄生電感(ESL)的0508電容作為PKG中VDDQ平面去耦電容，如圖9所示。

Figure 9 Decoupling capacitor for VDDQ in package圖9 封裝中VDDQ平面去耦電容

如圖10所示為PKG添加去耦電容后的總體VDDQ平面阻抗優(yōu)化圖。由圖10可見(jiàn)PDN阻抗設(shè)計(jì)已符合設(shè)計(jì)中動(dòng)態(tài)目標(biāo)阻抗要求。為進(jìn)一步驗(yàn)證PDN優(yōu)化作用效果，需進(jìn)行時(shí)域眼圖仿真的再次迭代。圖11為VDDQ_Typ電壓波形。通過(guò)修改PDN后的時(shí)域仿真波形可見(jiàn)，電源紋波的波動(dòng)范圍幅度已降低到1.44～1.54 V內(nèi)，波動(dòng)范圍小于+/-3%，符合電源設(shè)計(jì)要求。

Figure 10 Impedance of VDDQ after PI optimization圖10 優(yōu)化后的VDDQ阻抗

Figure 11 Simulation waveform of VDDQ after PI optimization圖11 PI優(yōu)化后VDDQ波形

在時(shí)序裕量計(jì)算前首先選取最差DQ信號(hào)，用以觀(guān)察信號(hào)質(zhì)量，如圖12所示，在1 333 Mbps數(shù)據(jù)傳輸率下，眼圖質(zhì)量無(wú)明顯失真扭曲現(xiàn)象，且信號(hào)最差眼圖有效窗口仍可達(dá)551.1 ps。此時(shí)對(duì)比時(shí)序裕量可見(jiàn)，PDN優(yōu)化后，可以滿(mǎn)足1 333 Mbps仿真要求。

Figure 12 Eye diagram of worst DQ after PI optimization圖12 PI優(yōu)化后最差DQ眼圖

7 結(jié)束語(yǔ)

考慮到芯片實(shí)際工作電流值并非恒定不變，而與實(shí)際工作狀態(tài)相關(guān)，是一種動(dòng)態(tài)變化的頻率相關(guān)源，本文提出了一種新的基于目標(biāo)阻抗與動(dòng)態(tài)目標(biāo)阻抗的混合仿真與設(shè)計(jì)流程，在前仿真階段采用恒定目標(biāo)阻抗，在后仿真階段采用動(dòng)態(tài)目標(biāo)阻抗為設(shè)計(jì)目標(biāo)，實(shí)現(xiàn)設(shè)計(jì)優(yōu)化速度與精度的統(tǒng)一。仿真結(jié)果證實(shí)了方法的有效性。

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LI Jin-wen,born in 1975,PhD,associate research fellow,his research interest includes high speed digital design.

Simulation on power integrity of DDR3 system based on dynamic target impedance

LI Jin-wen，CAO Yue-sheng，HU Jun，XIAO Li-quan
(College of Computer,National University of Defense Technology,Changsha 410073,China)

DDR3 memory has become one of the mainstream applications in current servers and computer systems. Although many techniques such as dual reference voltage, dynamic on-die termination (ODT), fly-by topology and write-leveling, have been adopt by DDR3 in order to improve signal integrity in a certain extent, it is still difficult to design and realize high data rate. Since DDR3 is a typical parallel bus structure, the simultaneous switching noise is couped with the original power noise, affecting the quality of data signals. Taking into account that the chip current is a dynamic changing and frequency related source, the paper proposes a new mixed simulation and design procedure based on target impedance and dynamic target impedance. The constant target impedance is adopted in pre-simulation, while the dynamic target impedance is used in post-simulation. The trade-off between speed and accuracy of design optimization is realized, and simulation results prove the feasibility and efficiency of this method.

DDR3 DIMM；power integrity(PI)；dynamic target impedance

2013-10-15;

2013-12-25

國(guó)家自然科學(xué)基金資助項(xiàng)目(60873212)

1007-130X(2014)03-0399-05

TN41

A

10.3969/j.issn.1007-130X.2014.03.004

李晉文(1975-),男，山西武鄉(xiāng)人，博士，副研究員，研究方向?yàn)楦咚贁?shù)字設(shè)計(jì)。E-mail:lijinwen@nudt.edu.cn

通信地址：410073 湖南省長(zhǎng)沙市國(guó)防科學(xué)技術(shù)大學(xué)計(jì)算機(jī)學(xué)院

Address:College of Computer,National University of Defense Technology,Changsha 410073,Hunan,P.R.China