徐建麗 ，吳長瑞

(1.淮安信息職業(yè)技術(shù)學(xué)院 電子工程學(xué)院，江蘇 淮安 223003；2.中國科學(xué)院 聲學(xué)研究所，北京 100190)

0 引言

隨著數(shù)據(jù)采集和預(yù)處理系統(tǒng)在電子戰(zhàn)接收機(jī)中的廣泛應(yīng)用，人們對其性能要求也越來越高[1-2]。而數(shù)據(jù)采集和預(yù)處理系統(tǒng)的關(guān)鍵器件之一就是模數(shù)轉(zhuǎn)換器，傳統(tǒng)的模數(shù)轉(zhuǎn)換器存在采樣率低、輸入信號動態(tài)范圍窄和信號分辨率低等缺陷，同時，傳統(tǒng)系統(tǒng)后端處理模塊的處理能力也無法滿足目前的應(yīng)用需求，高性能模數(shù)轉(zhuǎn)換器的輸出必須由相匹配的后端模塊接收和處理，否則，數(shù)字化后的數(shù)據(jù)就會丟失。因此，設(shè)計高性能模數(shù)轉(zhuǎn)換器以保證每秒千兆采樣率時具有較寬的動態(tài)范圍和輸入帶寬是發(fā)展的必然趨勢。

本文就是在這種背景下利用高性能模數(shù)轉(zhuǎn)換技術(shù)和FPGA技術(shù)設(shè)計一種瞬時輸入帶寬較大的信號采集和預(yù)處理系統(tǒng)。

1 系統(tǒng)結(jié)構(gòu)

本文設(shè)計的高性能數(shù)據(jù)采集系統(tǒng)可以實現(xiàn)48Gbps數(shù)據(jù)帶寬。系統(tǒng)由2片采樣率為2.4Gsps、量化位寬為10 bit的寬帶模數(shù)轉(zhuǎn)換器EV10AQ190和3片高性能的FPGA XC5VSX95T組成。其結(jié)構(gòu)框圖如圖1所示。該系統(tǒng)的功能是完成寬帶數(shù)據(jù)采集、預(yù)處理和分發(fā)。系統(tǒng)按照6U CPCI 的機(jī)械尺寸和電氣規(guī)范設(shè)計。

本設(shè)計模數(shù)轉(zhuǎn)換器采用E2V公司生產(chǎn)的TG UT R EV10AQ190，處理模塊采用賽靈思公司的XC5VSX95T。其中，EV10AQ190是一款單通道高達(dá)5Gsps采樣率的低功耗ADC芯片，XC5VSX95T是同系列中DSP48E模塊最豐富的一款FPGA。

設(shè)計采用2片EV10AQ190用于雙通道數(shù)據(jù)采集，在圖1中用ADC0和ADC1來表示；3片XC5VSX95T用于數(shù)據(jù)接收、預(yù)處理和分發(fā)，在圖1中用FPGA0、FPGA1和FPGA2表示。

FPGA0和FPGA1分別接收ADC0和ADC1的輸出數(shù)據(jù)，并對接收數(shù)據(jù)進(jìn)行預(yù)處理，然后數(shù)據(jù)匯集到FPGA2中。此外，F(xiàn)PGA0和FPGA1還負(fù)責(zé)實現(xiàn)ADC0和ADC1的靈活配置。

每片EV10AQ190配置成單通道采樣模式，包含有四個模擬信號輸入。本設(shè)計由于工作在單通道采樣模式，所以實際應(yīng)用中僅需要使用其中一個模擬信號輸入。系統(tǒng)還有一個外部觸發(fā)輸入信號用于實現(xiàn)兩片EV10AQ190的同步觸發(fā)。

圖1 雙通道2.4Gsps數(shù)據(jù)采集預(yù)處理系統(tǒng)結(jié)構(gòu)框圖

系統(tǒng)采用兩種時鐘方案，分別為外部時鐘輸入和內(nèi)部時鐘輸入。設(shè)計采用模擬公司開發(fā)的時鐘緩沖器ADCLK948 用于實現(xiàn)兩種時鐘方案的切換。ADCLK948是一款應(yīng)用于高速低抖動應(yīng)用環(huán)境下的高性能時鐘緩沖器。由于兩片ADC均工作在采樣率為2.4Gsps的模式下，而其輸入時鐘只要1.2GHz，所以ADC內(nèi)部采用交錯采樣的模式實現(xiàn)了2.4Gsps的采樣。當(dāng)采用外部時鐘輸入方案時，單端頻率為1.2GHz、抖動小于0.35ps正弦時鐘通過SMA連接器輸入到圖1中的Refclk端。當(dāng)采用內(nèi)部時鐘方案時，板載10MHz的晶振通過AD9520倍頻到1.2GHz[3]。

2 系統(tǒng)數(shù)據(jù)流設(shè)計

本設(shè)計采用3片Virtex5系列的FPGA、FPGA0和FPGA1在系統(tǒng)中的功能是一樣的，二者采用相同的邏輯設(shè)計?；谝陨显?，這里只討論FPGA0的邏輯設(shè)計。

2.1 FPGA0邏輯設(shè)計

FPGA0數(shù)據(jù)流模塊框圖如圖2所示。它主要由四個模塊組成。

(1) ADC Configuration & Receive模塊：負(fù)責(zé)配置ADC的寄存器，并接收ADC輸出位寬40bits、時鐘頻率300MHz、雙時鐘沿采樣的數(shù)據(jù)。該模塊利用FPGA的原語IBUFDS 和 原語IDDR把雙時鐘沿、位寬40bits的采樣數(shù)據(jù)轉(zhuǎn)換成單時鐘沿、位寬80bits的采樣數(shù)據(jù)。模塊的輸入和輸出在同一時鐘域中。

(2) Sync_FIFO模塊：負(fù)責(zé)同步4路ADC數(shù)據(jù)，并實現(xiàn)時鐘降頻。模塊由4組FIFO模塊組成，每組FIFO模塊包含兩個FIFO原語，另一個為fifo_lsb，一個為fifo_msb。該模塊輸出的數(shù)據(jù)為時鐘頻率150MHz、位寬160bits的同步數(shù)據(jù)。

(3) Data Recombine：實現(xiàn)數(shù)據(jù)整形和重組。

(4) SST TX模塊，負(fù)責(zé)把重組后的數(shù)據(jù)以源同步協(xié)議的方式傳輸?shù)紽PGA2中。

圖2 FPGA0中數(shù)據(jù)流模塊框圖

源同步是適用于兩Xilinx FPGA之間的接口通信協(xié)議。它是一種高帶寬通信協(xié)議，有發(fā)射端和接收端之分。本設(shè)計中，F(xiàn)PGA0、FPGA1均為發(fā)射端，F(xiàn)PGA2為接收端。源同步協(xié)議采用4:1 的Oserdes實現(xiàn)數(shù)據(jù)并串轉(zhuǎn)換，并串轉(zhuǎn)換的時鐘頻率為2:1。FPGA0和FPGA2之間物理傳輸?shù)氖菚r鐘頻率300MHz、雙時鐘沿采樣、位寬40bits的數(shù)據(jù)流，二者之間的通信帶寬是300MHz x2 x40bits= 24Gbps。同理，F(xiàn)PGA1和FPGA2之間的通信帶寬也是24Gbps。FPGA2接收48Gbps的數(shù)據(jù)并重新打包發(fā)送到下一級的存儲模塊。

2.2 FPGA2邏輯設(shè)計

圖3描述了FPGA0傳輸?shù)紽PGA2中的數(shù)據(jù)流模塊框圖。由于FPGA0與 FPGA2之間的數(shù)據(jù)流與FPGA1與FPGA2之間的數(shù)據(jù)流相同，故這里只闡述FPGA0與FPGA2之間的邏輯設(shè)計。這部分?jǐn)?shù)據(jù)流主要由四個模塊組成。

圖3 FPGA2中部分?jǐn)?shù)據(jù)流模塊框圖

(1) SST RX 模塊：FPGA2使用3個源同步接收模塊接收來自FPGA0中3個源同步發(fā)射模塊的數(shù)據(jù)。

(2)同步FIFO模塊：實現(xiàn)3個接收模塊的數(shù)據(jù)在同一時鐘域中。源同步通信協(xié)議中為了保證信號的完整性采用局部時鐘域，在FPGA內(nèi)部為了數(shù)據(jù)處理方便，采用全局時鐘域。

(3)Data Recombine：實現(xiàn)數(shù)據(jù)整形和重組。

(4)SST TX模塊：數(shù)據(jù)重新分發(fā)并通過源同步協(xié)議傳輸?shù)较乱患壌鎯吞幚韱卧小?/p>

為了保證系統(tǒng)中3片F(xiàn)PGA時鐘的同源性，兩兩FPGA之間通過一對全局時鐘差分線相連。FPGA內(nèi)部分為全局時鐘和局部時鐘[4]。全局時鐘可以同時驅(qū)動多個bank內(nèi)的資源，不足是延時較大。局部時鐘僅限FPGA內(nèi)部的bank內(nèi)使用，具有延時小、抖動小等特點。本設(shè)計根據(jù)全局時鐘和局部時鐘各自的特點將其應(yīng)用于不同的模塊中。

3 性能分析

有效位ENOB(Effective Number of Bits) 和信噪比SNR(Signal Noise Ratio)是衡量高速信號采集系統(tǒng)性能的兩個關(guān)鍵性技術(shù)指標(biāo)。其中，ENOB是衡量實際ADC性能與理想ADC性能的信號對噪聲加失真比SINAD (signal-to-noise and distortion ratio)的指標(biāo)[5-6]。通過分析可知，ENOB可以通過計算SINAD獲得，即

(1)

SINAD可以根據(jù)一組時域采樣數(shù)據(jù)進(jìn)行FFT計算, 得到頻譜，之后從頻譜中獲取信號、噪聲和諧波分量的相關(guān)信息。FFT輸出像模擬頻譜分析儀一樣包含各次諧波的幅度和數(shù)字化信號的噪聲成分。SINAD的計算公式如下：

(2)

為獲得準(zhǔn)確的時域采樣數(shù)據(jù)，設(shè)計中使用羅德施瓦茨公司生產(chǎn)的型號為SMA-100A、抖動小于0.35ps的信號源作為ADC的模擬信號輸入和正弦時鐘輸入。FPGA接收ADC的數(shù)據(jù)并使用軟件工具Chipscope捕獲時域采樣數(shù)據(jù)。

實驗中對頻率從18MHz到1.8GHz范圍內(nèi)的單頻點模擬信號進(jìn)行測試并計算其對應(yīng)的有效位ENOB值。

實驗對外部時鐘輸入和內(nèi)部時鐘輸入兩種方案分別進(jìn)行了測試。圖4描述了兩種時鐘方案條件下頻率范圍從18MHz到1.8GHz的單頻點模擬信號輸入時對應(yīng)的系統(tǒng)有效位。從圖4中可以看出，在同樣條件下，外部時鐘輸入時對應(yīng)的系統(tǒng)有效位要高于內(nèi)部時鐘輸入時對應(yīng)的系統(tǒng)有效位。主要原因是外部時鐘比內(nèi)部時鐘抖動性小和穩(wěn)定性強(qiáng)。此外，系統(tǒng)有效位在高頻部分下降的較快一些，主要原因是高頻部分孔徑抖動更大[7]。

圖4 兩種時鐘方案不同頻點對應(yīng)的有效位值

圖5 外部時鐘方案不同頻點對應(yīng)的信噪比

信噪比SNR與SINAD一樣，也是根據(jù)FFT數(shù)據(jù)計算，不同的是計算剔除了信號諧波，僅留下噪聲項。實際測試中，剔除了主要的前5次諧波。其計算公式如下：

(3)

以上面實驗獲得的時域數(shù)據(jù)計算系統(tǒng)信噪比，由于內(nèi)部時鐘引入的抖動太大，故只對外部時鐘輸入條件下頻率范圍從18MHz到1.8GHz的單頻點模擬信號輸入時對應(yīng)的信噪比進(jìn)行分析，如圖5所示。從圖中可知，SNR性能在高輸入頻率時會下降，但由于不包括諧波項，其下降速度一般不像SINAD那樣快。在同等條件下，本文設(shè)計的系統(tǒng)的有效位和信噪比指標(biāo)優(yōu)于現(xiàn)存信號采集系統(tǒng)的相應(yīng)指標(biāo)。

5 結(jié)論

設(shè)計的雙通道4.8Gsps高速采集和預(yù)處理系統(tǒng)已經(jīng)成功應(yīng)用于寬帶接收機(jī)中，并取得了良好的效果。由于采用3片XC5VSX95T對FPGA內(nèi)部采樣數(shù)據(jù)協(xié)同處理的架構(gòu)，設(shè)計節(jié)省了功耗和空間，并縮短了系統(tǒng)開發(fā)周期，系統(tǒng)具有很大的靈活性，該設(shè)計方案可以在電子對抗和高分辨雷達(dá)等對采樣信號帶寬要求很高的領(lǐng)域中推廣應(yīng)用。

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