吳曉鵬，楊銀堂，董 剛

(西安電子科技大學(xué)微電子學(xué)院/寬禁帶半導(dǎo)體材料與器件教育部重點實驗室，陜西西安 710071)

為了改善集成電路的工作速度和性能，器件特征尺寸不斷縮小，導(dǎo)致靜電放電ESD(electrostatic discharge)損傷成為深亞微米CMOS IC面臨的主要可靠性問題，因此需要在輸入和輸出電路及焊盤周圍加入ESD保護器件來預(yù)防靜電損傷[1－3]。通常保護器件的尺寸會設(shè)計得較大以保證能夠達到預(yù)期的ESD魯棒性，而出于成本與工藝兼容性的考慮，使用最廣泛的是基于多叉指版圖結(jié)構(gòu)實現(xiàn)的柵接地NMOS GGNMOS(gate grounded NMOS)ESD保護器件。由于多叉指GGNMOS器件中的每個叉指均存在寄生橫向晶體管LNPN(lateral NPN)，且中間叉指距離器件周圍的P+保護環(huán)最遠導(dǎo)致其寄生襯底電阻最大。當ESD應(yīng)力施加到保護器件漏極時，中間叉指的寄生LNPN基極電壓能夠最快達到導(dǎo)通閾值，使得中間叉指將會早于其他叉指導(dǎo)通。一旦中間叉指NMOS被觸發(fā)，ESD應(yīng)力電壓將會被箝位到其保持電壓，則ESD電流只能通過中間叉指局部區(qū)域泄放，即出現(xiàn)不均勻?qū)ìF(xiàn)象[4－5]。最終在其他叉指尚未導(dǎo)通前保護器件就已被損毀，使得保護器件魯棒性大大降低。

針對多叉指GGNMOS保護器件不均勻?qū)ìF(xiàn)象提出了許多解決的方法，包括使用柵耦合NMOS GCNMOS(gate coupled NMOS)[6]、襯底觸發(fā)NMOSSTGGNMOS(substratetriggerGGNMOS)[7]等保護器件。GCNMOS通過柵極連接的電阻、電容將適當?shù)碾妷厚詈系綎派蠈崿F(xiàn)保護器件的均勻?qū)ǎ^高的柵偏置會引入更多溝道電流和較高電場破壞保護器件的薄柵氧，出現(xiàn)“過柵驅(qū)動”效應(yīng)，導(dǎo)致ESD水平突然衰減。襯底觸發(fā)NMOS通過利用保護器件與接到電源的橫向二極管所構(gòu)成的縱向PNP管實現(xiàn)襯底觸發(fā)，達到增強ESD魯棒性以及降低觸發(fā)電壓的目的。但是，該器件需要額外的RC監(jiān)測電路，對設(shè)計水平要求較高且占用面積較大。本文基于0.18μm salicide淺溝槽隔離CMOS工藝提出了一種基于動態(tài)襯底電阻的自襯底觸發(fā)GGNMOS SSTGGNMOS(self substrate triggered)器件，該結(jié)構(gòu)不需要額外的監(jiān)測電路和新工藝條件就可實現(xiàn)保護器件的均勻觸發(fā)和低觸發(fā)電壓，達到改善保護器件性能的目的。

1 基于動態(tài)襯底電阻的SSTGGNMOS

1.1 SSTGGNMOS

傳統(tǒng)多叉指GGNMOS器件的版圖形式和剖面圖結(jié)構(gòu)如圖1所示，這種結(jié)構(gòu)在ESD應(yīng)力下存在不均勻?qū)ìF(xiàn)象的主要原因是中間叉指的寄生LNPN由于距離襯底接觸保護環(huán)較遠，所以其基極電阻即襯底電阻值最大，這使得中間叉指NMOS會先于其他叉指觸發(fā)。在此過程中保護器件發(fā)生的驟回特性使最早導(dǎo)通的中間叉指單獨承受了ESD應(yīng)力，導(dǎo)致保護器件遠沒有發(fā)揮其全部性能而過早擊穿失效。

SSTGGNMOS保護結(jié)構(gòu)利用上述傳統(tǒng)GGNMOS中最早導(dǎo)通的中間叉指電流作為襯底觸發(fā)電流來改善叉指間的不均勻?qū)╗8]。其基本原理是在每個NMOS叉指的漏極插入P+擴散作為襯底觸發(fā)節(jié)點，并且連接到中間叉指的源端。當中間叉指在ESD應(yīng)力下由于具有較大的寄生LNPN基極電阻而較早開啟時，其從源極傳導(dǎo)的泄放電流將流入其他叉指的襯底觸發(fā)節(jié)點，使其他叉指的寄生LNPN基極電壓升高，達到使保護器件均勻開啟、改善ESD保護性能的目的。圖2所示為SSTGGNMOS結(jié)構(gòu)的版圖和剖面圖結(jié)構(gòu)。

圖1 傳統(tǒng)多叉指GGNMOS保護器件Fig.1 Traditional multiple finger GGNMOS protection device

圖2 SSTGGNMOS保護器件Fig.2 SSTGGNMOS protection device

然而當自襯底觸發(fā)結(jié)構(gòu)的中間叉指被觸發(fā)，且其叉指電流流過襯底電阻觸發(fā)其他叉指后，中間叉指寄生LNPN的基極和發(fā)射極間電壓將變得近似為0。也就是說只要其他叉指被觸發(fā)，則中間叉指將被抑制直到關(guān)斷。因此，自襯底觸發(fā)結(jié)構(gòu)雖然能夠改善保護器件的均勻開啟，但其魯棒性性能并未達到應(yīng)有水平。

1.2 基于動態(tài)襯底電阻的SSTGGNMOS

由于工藝尺寸和電源電壓的不斷減小，器件的柵氧保護對于保障電路的可靠性顯得尤為重要，這要求ESD保護器件具有較低的觸發(fā)電壓和較高的失效電流?，F(xiàn)有研究表明，采用工藝注入法[9]、有源電路法[10]和動態(tài)襯底電阻技術(shù)[11]可實現(xiàn)減小保護器件觸發(fā)電壓的目的。前兩種方法通過增大襯底電流來降低寄生LNPN開啟所需的觸發(fā)電壓，但它們均存在增加版圖面積和工藝成本的問題。動態(tài)襯底電阻技術(shù)則通過在GGNMOS保護器件源極與P+襯底接觸擴散之間插入N阱，并將其與保護器件漏極一起連接到IO焊盤，實現(xiàn)調(diào)節(jié)保護器件襯底電阻最終降低觸發(fā)電壓的目的。

圖3所示為本文提出的結(jié)合了動態(tài)襯底電阻的SSTGGNMOS保護器件版圖與剖面圖。在正向ESD脈沖施加到I/O焊盤上時N阱電位為高，則N阱與P型襯底所構(gòu)成的PN結(jié)處于反偏狀態(tài)，且耗盡層寬度在P型襯底一側(cè)較寬。源自SSTGGNMOS中間叉指源極的觸發(fā)電流從漏極中間的P+接觸注入襯底，并由于上述反偏PN結(jié)耗盡層的存在使得電流傳輸路徑增長，間接增大了保護器件襯底電阻。因此該結(jié)構(gòu)可有效減小保護器件觸發(fā)電壓，同時保證電流分布的均勻性。

圖3 基于動態(tài)襯底電阻的SSTGGNMOS保護器件Fig.3 SSTGGNMOS protection device with dynamic substrate resistance

2 器件仿真分析

為了考察動態(tài)襯底電阻SSTGGNMOS的保護能力，對基于0.18μm salicide淺溝槽隔離CMOS工藝的上述3種保護器件結(jié)構(gòu)利用ISE TCAD器件仿真軟件進行了仿真分析。保護器件單個叉指寬度為50μm，溝道長度為0.8μm，叉指數(shù)為4。圖4所示為對傳統(tǒng)GGNMOS，SSTGGNMOS和動態(tài)襯底電阻SSTGGNMOS進行擊穿特性仿真得到的I－V曲線。

圖4 保護器件擊穿特性仿真曲線Fig.4 The breakdown characteristic simulation curve of the protection device

從圖4的I－V特性曲線提取3種保護結(jié)構(gòu)的二次擊穿電流與觸發(fā)電壓值列于表1中，對比可見傳統(tǒng)GGNMOS與SSTGGNMOS的觸發(fā)電壓Vt1值分別為6.44V和7.65V。而動態(tài)襯底電阻SSTGGNMOS的觸發(fā)電壓僅為5.2V，與SSTGGNMOS相比觸發(fā)電壓降低了約32%。同時與柵氧瞬態(tài)擊穿電壓(約8V)相比，顯然本文結(jié)構(gòu)具有更大的設(shè)計余量能保障保護器件的可靠性水平。

表1 3種保護結(jié)構(gòu)的二次擊穿電流與觸發(fā)電壓仿真值Tab.1 The simulation results of second breakdown current for three protection structures

從二次擊穿電流It2水平來看，SSTGGNMOS的失效電流是3種結(jié)構(gòu)中最低的，約為1.23A，傳統(tǒng)GGNMOS結(jié)構(gòu)的失效電流約為1.5A。而動態(tài)襯底電阻SSTGGNMOS的失效電流值最大約為1.94A(即9.7mA/μm)，完全滿足常規(guī)深亞微米保護器件5mA/μm的指標要求[12]。根據(jù)之前的分析，由于SSTGGNMOS保護器件的中間叉指在觸發(fā)周圍叉指后就處于截止狀態(tài)，因此其泄放能力受到限制，并導(dǎo)致其失效電流水平與傳統(tǒng)GGNMOS相比沒有優(yōu)勢。但是，若保護器件叉指數(shù)更多，即多叉指不均勻?qū)ìF(xiàn)象嚴重時，SSTGGNMOS相比傳統(tǒng)GGNMOS在改善器件均勻?qū)ㄐ砸约笆щ娏魉椒矫娴膬?yōu)勢將會體現(xiàn)出來。而動態(tài)襯底電阻SSTGGNMOS結(jié)構(gòu)由于具有較低的觸發(fā)電壓，在受到ESD應(yīng)力時能夠較早觸發(fā)進入驟回狀態(tài)，且N阱的引入使得保護器件叉指的寄生LNPN導(dǎo)通面積更寬，熱量更加容易散發(fā)來泄放更多的ESD電流，因此本文所提的新結(jié)構(gòu)既有較低觸發(fā)電壓和均勻?qū)ǖ膬?yōu)點，同時相比SSTGGNMOS具有更好的ESD魯棒性水平。這一點可以由圖5所示的人體模式HBM(human body mode)仿真得到的平均溫度曲線得到驗證。從圖中曲線可以看出，由于動態(tài)襯底電阻SSTGGNMOS具有良好的均勻?qū)ㄐ裕虼嗽谑┘覧SD應(yīng)力期間其平均溫度保持在較低水平，所以能夠承受較高的失效電流水平，從而具有優(yōu)于其他兩種結(jié)構(gòu)的保護性能。

圖5 3種保護結(jié)構(gòu)進行HBM仿真得到的平均溫度曲線Fig.5 The average temperature curves get from the HBM simulation of the three protection structures

3 結(jié)語

為了改進多叉指GGNMOS保護器件的導(dǎo)通均勻性以及降低觸發(fā)電壓，本文提出了一種基于動態(tài)襯底電阻的SSTGGNMOS保護器件結(jié)構(gòu)，并基于0.18μm salicide淺溝槽隔離CMOS工藝進行了I－V特性和溫度特性仿真分析，結(jié)果表明，動態(tài)襯底電阻 SSTGGNMOS具有9.7mA/μm的良好失效電流水平，其觸發(fā)電壓也降低了約32%。本文利用版圖方法實現(xiàn)了保護器件的性能改善，為提高深亞微米ICs中的保護器件性能提供了一定方法依據(jù)。

[1]YEH C T，KER M D.Resistor-less design of powerrail ESD clamp circuit in nanoscale CMOS technology[J].IEEE Transactions on Electron Devices，2012，59(12):3456-3463.

[2]WON J I，JUNG J W，YANG I S，et al.Design of ESD protection device using body floating technique in 65nm CMOS process[J].Electronics Letters，2011，47(19):1072-1073.

[3]DUVVURY C，BOSELLI G.ESD and latch-up reliability for nanometer CMOS technologies[C].Proc of International Electron Devices Meeting，San Francisco:IEEE，2004:933-936.

[4]KWANG-HOON Oh，DUVVURY C，BANERJEE K，et al.Analysis of nonuniform ESD current distribution in deep submicron NMOS transistors[J].IEEE Transactions on Electron Devices，2002，49(12):2171-2182.

[5]VASHCHENKO V A，CONCANNON A，TER BEEK M，et al.Physical limitation of the cascaded snapback NMOS ESD protection capability due to the non-uniform turn-off[J].IEEE Transactions on Device and Materials Reliability，2004，4(2):281-291.

[6]WANG Y，JIA S，CHEN Z J，et al.A design model of gate-coupling NMOS ESD protection circuit[C].Proc of International Conference on Solid-State and Integrated Circuits Technology，Beijing:IEEE，2004:1637-1640.

[7]YONG-SEO K，KWI-DONG K，JONG-KEE K.ESD protection circuit with low triggering voltage and fast turn-on using substrate-triggered technique[J].IEICE Electronics Express，2009，6(8):467-471.

[8]KER M D，CHEN J H.Self-substrate-triggered technique to enhance turn-on uniformity of multi-finger ESD protection devices[J].IEEE Journal of Solid-State Circuits，2006，41(11):2601-2609.

[9]CHATTY K，ALVAREZ D，GAUTHIER R，et al.Process and design optimization of a protection scheme based on NMOSFETs with ESD Implant in 65nm and 45nm CMOS technologies[C].Proc of Electrical Overstress/Electrostatic Discharge Symposium，Anaheim:IEEE，2007:7A.2-1-7A.2-10.

[10]KER M D，CHEN T Y.Substrate-triggered technique for on-chip ESD protection design in a 0.18-μm salicided CMOS process[J].IEEE Transactions on Electron Devices，2003，50(4):1050-1057.

[11]VASSILEV V，GROESENEKEN G，STEYAERT M，et al.Dynamic substrate resistance snapback triggering of ESD protection devices[C].Proc of International Reliability Physics Symposium，Dallas:IEEE，2003:256-260.

[12]DUVVURY C，RAMASWAMY S，AMERASEKERA A，et al.Substrate pump NMOS for ESD protection applications[C].Proc of Electrical Overstress/Electrostatic Discharge Symposium，Anaheim:IEEE，2000:1A.2-1-1A.2-11.