應　斌，嚴濟鴻，何子述

(電子科技大學電子工程學院，四川成都　611731)

0　引言

隨著電子學技術的飛速發(fā)展，信息科學實驗的種類和數(shù)量以及科學實驗所產(chǎn)生的數(shù)據(jù)量不斷增加。在通信領域，為了實現(xiàn)高速數(shù)據(jù)中繼和測距、測速，必須首先解決傳輸速率高所帶來的問題?，F(xiàn)在高速數(shù)據(jù)采集系統(tǒng)存在許多技術瓶頸，如數(shù)據(jù)存儲深度、數(shù)據(jù)高效和突發(fā)傳輸、實時處理、數(shù)據(jù)重復回放等[1]。文中提出了一種高速數(shù)據(jù)采集方案以滿足這些需求。

1　系統(tǒng)方案

硬件系統(tǒng)采用光接口輸入原始數(shù)據(jù)，使用FPGA進行數(shù)據(jù)的轉移以及命令的控制。使用大容量DDR2進行數(shù)據(jù)在硬件部分的緩存。由cPCI芯片作為硬件板卡與上位機連接的接口芯片負責上位機與硬件板卡的指令以及數(shù)據(jù)的交互。

整個系統(tǒng)由計算機軟件控制，當計算機發(fā)送采集命令后，F(xiàn)PGA接收來自光模塊的數(shù)據(jù)然后存入DDR2中，當接收到的數(shù)據(jù)量滿足命令的需求時再由DDR2讀出通過PCI總線發(fā)回計算機中進行保存和顯示。系統(tǒng)結構如圖1所示。

圖1　數(shù)據(jù)采集系統(tǒng)框圖

2　硬件電路設計

2．1板級電路設計

光收發(fā)電路采用單模和多模兩種接口，單模器件US0T22D224，單模輸入時接口最高數(shù)據(jù)率2．5 Gpbs，參考時鐘125 MHz；多模器件使用MXT-488SIT-F，多模輸入時接口最高數(shù)據(jù)率2G pbs，參考時鐘100 MHz．DDR2芯片采用MT47H64M16。系統(tǒng)中，F(xiàn)PGA作為整個系統(tǒng)的控制芯片，不僅僅需要配置芯片CY7C09449完成復雜的PCI總線接口協(xié)議，還必須控制高速緩沖器DDR2 SDRAM，設計采用Stratix II GX系列FPGA，型號為EP2SGX90F1508。cPCI芯片使用PCI總線接口控制芯片CY7C09449。該芯片符合PCI 2．2總線規(guī)范，滿足33MHz，32位的PCI總線，主要資源是一個大小為128kb的雙口SRAM，它是本地微處理器如FPGA與PCI總線端的共享存儲區(qū)。在芯片內部通信時，該共享存儲區(qū)能夠同時被本地總線與PCI總線訪問。無論是對于本地總線還是PCI總線，CY7C09449都可以成為總線主設備去控制共享存儲區(qū)中數(shù)據(jù)的流入與流出，這種方式稱為DMA傳輸[2]。利用DMA傳輸方式，可以突發(fā)傳輸大塊數(shù)據(jù)。信息傳輸單元是CY7C09449芯片另一個重要的組成單元，該單元包括4個32位的FIFO，用來實現(xiàn)消息陣列和中斷請求功能。

2．2FPGA內部邏輯設計

FPGA是整個硬件系統(tǒng)的核心，它需要控制光接口接收數(shù)據(jù)并存入DDR2以及從DDR2中讀出并轉移至cPCI芯片中并使用DMA方式傳輸至上位機中。這里主要介紹光接口數(shù)據(jù)接收模塊和cPCI數(shù)據(jù)傳輸控制模塊，DDR2的讀寫按時序進行即可。

系統(tǒng)設計中光纖數(shù)據(jù)格式為4個通道采樣數(shù)據(jù)打入一根光纖，數(shù)據(jù)格式如圖2所示。

圖2　一根光纖中的數(shù)據(jù)格式

其中每路光纖數(shù)據(jù)有包頭控制字7CB5 7CB5，數(shù)據(jù)間隔中間插入K碼BC95，數(shù)據(jù)尾有包尾控制字9CD5 9CD5。

光接口數(shù)據(jù)接收控制模塊實際就是一個高速收發(fā)器，而設計高速收發(fā)器關鍵的步驟就是根據(jù)系統(tǒng)要求配置收發(fā)器的IP核ALT2GXB．

光口控制模塊中可以在ALT2GXB內部把rx_cruclk和pll_inclk相連，使得2個時鐘管腳使用1個參考時鐘；cal_blk_clk是高速收發(fā)器內部終端電阻校準電路的參考時鐘輸入端，參考時鐘頻率范圍為10～125 MHz，該設計采用頻率為30MHz由內部的鎖相環(huán)產(chǎn)生；tx_ctrlenable是發(fā)射通道的控制碼(K碼)指示信號，指示發(fā)射端的輸入信號是數(shù)據(jù)碼還是控制碼(K碼)，當tx_ctrlenable=0時，代表輸入的信號為數(shù)據(jù)碼，當tx_ctrlenable=1時，代表輸入信號為控制碼[3]。

值得一提的是由于收發(fā)器自身原因，有時候會產(chǎn)生一個字節(jié)的拼接錯誤如圖3所示。

拼接正確的數(shù)據(jù)

拼接錯誤的數(shù)據(jù)

發(fā)生這種字節(jié)錯位現(xiàn)象是高速收發(fā)器內部原因導致的，而且是隨機的，系統(tǒng)每次上電后的情況會不同，有時候會發(fā)生拼接錯誤，因此必須設計一個數(shù)據(jù)接收校準模塊來校準數(shù)據(jù)，高速收發(fā)器接收端有個rx_ctrldetect[1．．0]指示信號可以用來指示接收端輸出的數(shù)據(jù)是否存在拼接錯位，當rx_ctrldetect[1．．0]=1表明拼接正確，當rx_ctrldetect[1．．0]=2是表明拼接錯誤，需要進行校準。數(shù)據(jù)校準的基本思路是把接收數(shù)據(jù)datain[15．．0]打兩拍，存入內部寄存器reg1和reg2中，如果rx_ctrldetect[1．．0]=2則把reg2的低字節(jié)與reg1的高字節(jié)進行重新拼接。

cPCI控制模塊中，主要工作分為兩部分，第一部分是上位機向FPGA發(fā)送配置參數(shù)，上位機通過寄存器HLDATA，向FPGA發(fā)送配置參數(shù)指令；FPGA通過寄存器LHDATA，向上位機返回相應指令表明已經(jīng)準備好接受配置參數(shù)；然后上位機開始向FPGA發(fā)送需要配置的參數(shù)，當FPGA收到配置參數(shù)后會向上位機返回完成配置的響應，如果沒有返回響應則從新發(fā)送配置參數(shù)。發(fā)送配置參數(shù)流程圖如圖4所示。

圖4　發(fā)送配置參數(shù)的流程圖

第二部分是FPGA向上位機發(fā)送采樣數(shù)據(jù)。上位機通過寄存器HLDATA，向FPGA發(fā)送上傳采樣數(shù)據(jù)指令，F(xiàn)PGA收到指令后向共享存儲區(qū)傳遞采集數(shù)據(jù)；當數(shù)據(jù)傳輸完畢后，F(xiàn)PGA會向上位機發(fā)送響應告訴其數(shù)據(jù)傳輸結束；上位機收到響應后向CY7C09449發(fā)送指令要求把共享存儲區(qū)中的數(shù)據(jù)傳到主機的映射內存中，然后上位機再把映射內存地址中的數(shù)據(jù)傳到目標地址中。采集數(shù)據(jù)的流程圖如圖5所示。

圖5　采集數(shù)據(jù)的流程圖

3　軟件設計

3．1驅動方案

在官方提供的開發(fā)套件中，DRIVER目錄下的PCIDP．sys文件即為設備驅動，相應的安裝文件Setup．inf在SETUP目錄。此驅動是為WINDOWS 2000設計的，但同時它也是WDM驅動，可以從WINDOWS 2000中直接移植到WINDOWS XP中。利用此驅動可以加快項目的開發(fā)速度，并減輕開發(fā)難度。需要注意的是設備號dwPCINumber與驅動密切相關，必須在應用程序初始化的時候置零，否則驅動無法正常運行。

3．2應用程序設計

應用程序使用跨平臺變成軟件CodeBlocks，由VC++編寫，利用wxWidgets實現(xiàn)框架的設計。整個軟件分為：接口控制模塊，數(shù)據(jù)流控制模塊，圖形繪制模塊等。

接口控制模塊主要控制上位機與硬件板卡的指令發(fā)送。CYPRESS公司提供了驅動相關的動態(tài)鏈接庫，也就是DLLs目錄下的PCIDP_IF．dll文件，它提供了通過驅動程序操控設備的一切API函數(shù)，利用這些函數(shù)可以方便的實現(xiàn)與設備的信息交互。配套相應的PCIDP_IF．H和PCIDP_IF．LIB就可以用來開發(fā)上位機程序，API函數(shù)的具體名稱都可以在PCIDP_IF．H查看到，編寫上位機時利用PCIDP_IF．LIB就可以實現(xiàn)上位機軟件與設備動態(tài)鏈接庫的鏈接。根據(jù)軟件的需要，將基本API函數(shù)封裝成硬件檢測函數(shù)、參數(shù)配置函數(shù)和數(shù)據(jù)接收函數(shù)，硬件檢測函數(shù)主要負責板卡初始化連接時確定硬件以及驅動的正確性，需在應用程序開啟時首先調用。參數(shù)配置函數(shù)用于控制硬件板卡的緩沖區(qū)長度以及數(shù)據(jù)通道連接等，在確定硬件及驅動正常運行后立即配置相關參數(shù)以確保軟硬件在設置上的一致性。如圖6示為參數(shù)配置窗口，打開軟件時立即彈出。圖中左上角顯示板卡類型即為硬件檢測后確定的板卡信息。

圖6　上位機應用軟件初始化重要參數(shù)配置窗口

數(shù)據(jù)接收函數(shù)起到接口控制模塊和數(shù)據(jù)流控制模塊的連接的作用，是軟件從硬件接收數(shù)據(jù)的重要函數(shù)，將配合數(shù)據(jù)流控制模塊的使用一起介紹。

為了實現(xiàn)引言中提到的數(shù)據(jù)的重復回放以及實時處理功能，數(shù)據(jù)流模塊必須能夠具備一定數(shù)據(jù)量的緩存以及實時提取的能力，根據(jù)上述重要參數(shù)配置窗口中獲取的緩沖區(qū)長度信息，使用數(shù)據(jù)接收函數(shù)一次性獲取10個緩沖區(qū)長度的數(shù)據(jù)量，接收上來的循環(huán)的A、B、C、D 4路通道的IQ數(shù)據(jù)，按4個通道分別歸類IQ數(shù)據(jù)，并能單獨獲取IQ路數(shù)據(jù)，方便在后續(xù)制圖和性能指標計算過程中對進行I路數(shù)據(jù)或Q路數(shù)據(jù)調用。

制圖模塊使用了wxWidgets中的制圖類mpWindow，并以此為基類派生一個符合程序具體使用要求的派生類mpPlotwindow集成了所有對制圖窗口操作的函數(shù)，其中包括圖形窗口的右鍵快捷菜單響應函數(shù)、獲取緩沖區(qū)中數(shù)據(jù)進行制圖函數(shù)等。制圖函數(shù)中需要使用頭文件mathplot．h[4]。繪圖流程如圖7所示。

4　測試結果及分析

信號源產(chǎn)生中心頻率為30 MHz的正弦信號，在80 MHz的采樣率下采集該信號，緩沖區(qū)長度設置為64 K，數(shù)據(jù)傳至上位機繪制以半采樣頻率為中心的頻譜，如圖8所示。

從頻譜以及右邊的參數(shù)顯示中可以看出該系統(tǒng)能夠正確顯示有效信號的頻率并準確的尋找到2到5次諧波。由于信號頻率較大，信號頻率的整數(shù)倍大于采樣率因此產(chǎn)生了頻譜搬移，因此產(chǎn)生了圖中3次和4次諧波頻率低于2次諧波的現(xiàn)象。

信號源產(chǎn)生28．1 MHz信號，在4 MHz采樣率下采集信號并經(jīng)過下變頻處理后產(chǎn)生中心頻率為1MHz的IQ正交信號如圖9示為上述信號的頻譜，圖10所示為上述信號的時域波形。

圖7　繪圖流程

圖8　80 M采樣率下采集30 M正弦信號所繪制的頻譜

圖9　4MHz采樣頻率下采集0．1 MHz正弦信號所繪制的頻譜

圖10　I、Q兩路正交信號時域波形

從圖10可以看出幅度一致性誤差僅有0．042dB，相位一致性誤差0．01°，檢測結果說明系統(tǒng)正確傳輸了經(jīng)過下變頻后產(chǎn)生的正交信號并精確計算出相位一致性誤差等參數(shù)，也從另一個角度說明了數(shù)字前端成功進行了下變頻處理。

5　結束語

從測試結果可以看出基于FPGA、DDR2、cPCI的硬件構架可以很好的實現(xiàn)高速采集，上位機中使用wxWidgets以及FFTW庫函數(shù)可以精確分析信號參數(shù)。但是由于計算機硬件運算速度的限制，在大數(shù)據(jù)量FFT計算過程中會消耗過多的CPU資源，計算機無法實現(xiàn)持續(xù)大數(shù)據(jù)量的高速計算。當今計算機技術高速發(fā)展，相信在不久的將來，隨著CPU運算速度的不斷提高，實現(xiàn)對大數(shù)據(jù)量數(shù)據(jù)進行快速的頻譜分析和運算不是難事。

參考文獻：

[1]張琴，馬游春，李錦明．基于PCIExpress高速數(shù)據(jù)采集卡接口的設計．測控技術，2011，29(2)：63-66．

[2]CY7C09449PV-AC Data Sheet．Cypress Semiconduct or Corporation，2002．

[3]ALTERA Corporation．Stratix II GX Device Handbook[EB/OL]．www．a(chǎn)ltera．com．

[4]朱丙立，熊江，跨平臺框架程序wxWidgets的應用．電腦知識與技術，2006(5)：132-133．