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        基于Mini-LVDS技術(shù)的TFT-LCD時(shí)序控制器的設(shè)計(jì)

        2014-03-21 10:00:24程松華張永棟李曙新
        液晶與顯示 2014年2期
        關(guān)鍵詞:時(shí)序時(shí)鐘像素

        劉 杰,程松華,張永棟,李曙新

        (天馬微電子股份有限公司 研發(fā)中心,廣東 深圳518118)

        1 引 言

        近年來,隨著顯示器的分辨率提高,傳輸給顯示器的數(shù)據(jù)的頻率也隨之提高。用傳統(tǒng)的并行、滿擺幅、單端傳輸信號(hào)的方法引起的信號(hào)串?dāng)_、系統(tǒng)功耗、噪聲干擾等問題越來越嚴(yán)重。為了解決此問題,人們開發(fā)了各種差分技術(shù)。用于液晶顯示器的時(shí)序控制器與驅(qū)動(dòng)電路之間傳輸數(shù)據(jù)的差分技術(shù)有RSDS(低擺幅差分信號(hào))和Mini-LVDS(微、低壓、差分信號(hào))兩種。

        Mini-LVDS技術(shù)現(xiàn)已廣泛應(yīng)用于平板顯示器中,它是在LVDS技術(shù)的基礎(chǔ)上發(fā)展的,進(jìn)一步優(yōu)化了用低電壓差分信號(hào)、采用時(shí)鐘的雙邊沿傳輸信號(hào)的特點(diǎn);降低了信號(hào)的電磁干擾;可以根據(jù)顯示屏的分辨率的大小合理分配數(shù)據(jù)通道數(shù),以減低數(shù)據(jù)的傳輸頻率;這些優(yōu)點(diǎn)極大地提高了液晶顯示器的集成度,為液晶顯示器具有更大的尺寸、更窄的邊界奠定了基礎(chǔ)。

        液晶顯示器常采用專用的時(shí)序控制芯片,大多數(shù)專用時(shí)序控制芯片只能應(yīng)用于消費(fèi)領(lǐng)域、高規(guī)格芯片資源少、其時(shí)序要求是固定的;因特殊分辨率的液晶顯示屏常有特殊的時(shí)序,此是專用時(shí)序控制芯片則無能為力。采用FPGA(Field Programmable Gate Array,現(xiàn)場(chǎng)可編程門陣列)設(shè)計(jì)的時(shí)序控制器可以滿足此要求[1]。在基于FPGA的視頻處理系統(tǒng),利用FPGA 除設(shè)計(jì)時(shí)序控制器外,還可以對(duì)相關(guān)的數(shù)據(jù)進(jìn)行處理,而且無需增加外圍電路,使整個(gè)硬件系統(tǒng)所需的空間變小,從而節(jié)省設(shè)計(jì)成本。

        利用Mini-LVDS技術(shù)的特點(diǎn),靈活使用各種數(shù)據(jù)的并行、串行的轉(zhuǎn)換方法并研究了變換時(shí)鐘的方法,使用這些方法可以利用簡(jiǎn)單的Verilog HDL(硬件描述語言)設(shè)計(jì)Mini-LVDS 接口;不僅能在同一公司的FPGA 芯片內(nèi),而且可以在不同公司的FPGA 芯片內(nèi),利用此方法設(shè)計(jì)具有Mini-LVDS接口的TFT-LCD時(shí)序控制器,可以提高設(shè)計(jì)的靈活性。

        2 TFT-LCD的時(shí)序控制器簡(jiǎn)介

        TFT-LCD 的時(shí)序控制器由時(shí)序轉(zhuǎn)換模塊、時(shí)鐘處理模塊和數(shù)據(jù)轉(zhuǎn)換模塊3部分組成,如圖1所示。時(shí)序轉(zhuǎn)換模塊把從信號(hào)源接收的同步控制信號(hào)變換成驅(qū)動(dòng)電路所需的控制信號(hào)。數(shù)據(jù)轉(zhuǎn)換模塊把從信號(hào)源接收到的數(shù)據(jù)信號(hào)轉(zhuǎn)換為Source Driver(源驅(qū)動(dòng)器)所需格式的數(shù)據(jù)信號(hào),它包括數(shù)據(jù)接收、數(shù)據(jù)發(fā)送、數(shù)據(jù)處理3部分。時(shí)鐘處理模塊為時(shí)序轉(zhuǎn)換模塊和數(shù)據(jù)轉(zhuǎn)換模塊提供必需的時(shí)鐘信號(hào)[2-3]。在基于Mini-LVDS技術(shù)的時(shí)序控制器中,驅(qū)動(dòng)電路中的Source Driver和TCON 之 間 的 數(shù) 據(jù) 用 Mini-LVDS 技 術(shù) 進(jìn) 行傳輸。

        圖1 時(shí)序控制器的原理框圖Fig.1 Schematic diagram of timing controller

        Mini-LVDS的數(shù)據(jù)通道的數(shù)量和像素的顏色深度沒有關(guān)系,可以根據(jù)實(shí)際需要設(shè)定為3對(duì)、4對(duì)、5 對(duì)或者6 對(duì)。除根據(jù)數(shù)據(jù)通道的對(duì)數(shù)不同,對(duì)相鄰點(diǎn)的數(shù)據(jù)進(jìn)行不同的處理外;每個(gè)子像素內(nèi)的并行數(shù)據(jù)必需經(jīng)過并串轉(zhuǎn)換、串行地通過數(shù)據(jù)線傳輸給Source Driver,Source Driver把接收到的數(shù)據(jù)轉(zhuǎn)換為顯示屏所需的數(shù)據(jù)。第0對(duì)數(shù)據(jù)通道除了傳輸數(shù)據(jù)外,還傳輸一個(gè)Source Driver的控制信號(hào):和控制行起始信號(hào)DIO 作用相同的復(fù)位信號(hào)RST[4]。

        3 時(shí)序控制器的設(shè)計(jì)

        3.1 Mini-LVDS的數(shù)據(jù)轉(zhuǎn)換

        圖2為在本設(shè)計(jì)中Source Driver的數(shù)據(jù)輸入端的數(shù)據(jù)排列示意圖,子像素的顏色深度是8位,輸入數(shù)據(jù)通道為6對(duì)[5-6]。在4個(gè)時(shí)鐘內(nèi),第0~2 對(duì)數(shù)據(jù)通道分別傳輸?shù)谝粋€(gè)像素點(diǎn)8 位RGB數(shù)據(jù)共24位數(shù)據(jù);同時(shí)第3~5對(duì)數(shù)據(jù)通道分別傳輸?shù)诙€(gè)像素點(diǎn)8位RGB數(shù)據(jù)共24位數(shù)據(jù);Mini-LVDS接口在每4個(gè)時(shí)鐘內(nèi)傳輸2個(gè)像素點(diǎn)的RGB數(shù)據(jù)共48位數(shù)據(jù)。為了進(jìn)一步降低數(shù)據(jù)的傳輸頻率,2顆Source Driver沒有采用常用的級(jí)聯(lián)的方式,而是采用了并聯(lián)、同時(shí)接受數(shù)據(jù)的連接方式。

        圖2 Mini-LVDS接口的數(shù)據(jù)排列示意圖Fig.2 Data arrangement diagram of the Mini-LVDS interface

        據(jù)此,設(shè)計(jì)如圖3所示數(shù)據(jù)處理方法。數(shù)據(jù)處理包含數(shù)據(jù)分離和單色子像素內(nèi)數(shù)據(jù)處理二大部分,其中數(shù)據(jù)分離包含一整行數(shù)據(jù)處理和奇數(shù)、偶數(shù)點(diǎn)的數(shù)據(jù)處理二部分。具體包括單色子像素內(nèi)8位并行轉(zhuǎn)8位串行數(shù)據(jù)的并串轉(zhuǎn)換、奇數(shù)、偶數(shù)點(diǎn)的數(shù)據(jù)同時(shí)發(fā)出的并行排列、一行數(shù)據(jù)分成前半行、后半行二部分后同時(shí)發(fā)出的并行排列。

        圖3 Mini-LVDS接口的數(shù)據(jù)處理意圖Fig.3 Data disposing diagram of the Mini-LVDS interface

        3.1.1 數(shù)據(jù)分離處理

        數(shù)據(jù)分離模塊主要數(shù)據(jù)的前半行、后半行分離和奇數(shù)點(diǎn)、偶數(shù)點(diǎn)的分離兩部分。數(shù)據(jù)的前、后半行分離采用FPGA 片內(nèi)SRAM 實(shí)現(xiàn),數(shù)據(jù)的分離主要采用乒乓操作的方式進(jìn)行。當(dāng)?shù)谝恍械臄?shù)據(jù)依次傳輸過來時(shí)將D1,D2,D3……Dm-1等前半行的數(shù)據(jù)存儲(chǔ)在SRAM1 單元,而Dm,Dm+1,Dm+2,Dn等后半行的數(shù)據(jù)存儲(chǔ)在SRAM2單元;而當(dāng)?shù)诙械臄?shù)據(jù)傳輸過來時(shí)將D1,D2,D3……Dm-1等前半行的數(shù)據(jù)存儲(chǔ)在SRAM3單元,而Dm,Dm+1,Dm+2,Dn 等后半行的數(shù)據(jù)存儲(chǔ)在SRAM4單元。由于第一行和第二行依次傳輸過來,因此在接收第二行數(shù)據(jù)的同時(shí),存儲(chǔ)在SRAM1和SRAM2中的第一行的數(shù)據(jù)則開始同時(shí)被取出送到下一個(gè)數(shù)據(jù)處理模塊。同理,當(dāng)?shù)谌袛?shù)據(jù)過來時(shí),第一行數(shù)據(jù)已經(jīng)取完,第二行數(shù)據(jù)已經(jīng)存完,這樣第三行的數(shù)據(jù)又按照前、后半行分別存入SRAM1和SRAM2,而存儲(chǔ)SRAM3和SRAM4中的第二行的數(shù)據(jù)則開始同時(shí)被取出送到下一個(gè)數(shù)據(jù)處理模塊。如此循環(huán),依次將數(shù)據(jù)分別傳輸?shù)较乱粋€(gè)數(shù)據(jù)處理模塊,完成一次數(shù)據(jù)的前、后半行分離處理,如圖4所示。

        因本次處理的數(shù)據(jù)是流水線型,奇數(shù)點(diǎn)、偶數(shù)點(diǎn)的分離采用D 寄存器的方法進(jìn)行串并轉(zhuǎn)換。讓第一點(diǎn)的數(shù)據(jù)暫緩延時(shí)一個(gè)時(shí)鐘,與第二個(gè)數(shù)據(jù)同時(shí)發(fā)出。經(jīng)過了轉(zhuǎn)換的數(shù)據(jù)同時(shí)輸入到下一個(gè)轉(zhuǎn)換器,實(shí)現(xiàn)一個(gè)數(shù)據(jù)的2∶1并串轉(zhuǎn)換。

        圖4 數(shù)據(jù)存儲(chǔ)及分流Fig.4 Data storage and diversion

        3.1.2 子像素內(nèi)并串轉(zhuǎn)換模塊設(shè)計(jì)

        通用的多位數(shù)據(jù)并串轉(zhuǎn)換的實(shí)現(xiàn)方法有:先進(jìn)先出寄存器(FIFO)和移位寄存器等兩種。當(dāng)采用FIFO 模式時(shí),F(xiàn)IFO 的輸入端的寬度和輸入數(shù)據(jù)的寬度相同,輸出端的寬度為1,兩者在不同的時(shí)鐘下工作,從而實(shí)現(xiàn)并串轉(zhuǎn)換。當(dāng)采用移位寄存器時(shí),各位數(shù)據(jù)首先通過并行鎖存器同時(shí)寫入與數(shù)據(jù)位數(shù)相同個(gè)數(shù)、首尾相連構(gòu)成一個(gè)移位鏈的D 觸發(fā)器,這些D 觸發(fā)器可以在移位時(shí)鐘的控制下將數(shù)據(jù)串行輸出。因串行并的數(shù)據(jù)排列方式的特殊性,先綜合使用移位寄存器和串行加法器,設(shè)計(jì)一個(gè)4∶1 的并串轉(zhuǎn)換電路。再利用DDR技術(shù),設(shè)計(jì)了一種2∶1的并串轉(zhuǎn)換電路,綜合兩個(gè)轉(zhuǎn)換器的功能實(shí)現(xiàn)8∶1的并串轉(zhuǎn)換電路,從而現(xiàn)實(shí)了子像素內(nèi)數(shù)據(jù)的并串轉(zhuǎn)換。這種設(shè)計(jì)方法充分利用了FPGA 的資源,降低了系統(tǒng)處理數(shù)據(jù)的頻率,提高了系統(tǒng)的穩(wěn)定性。

        先將圖5的圖A 的原始數(shù)據(jù)按照不同的采集邊沿重新排列,排列后的數(shù)據(jù)的排列的格式如圖5的圖B,方法如下:

        將從圖5的圖B 中輸出的數(shù)據(jù)經(jīng)過4∶1的并串轉(zhuǎn)換電路,重新排列成圖C 的格式,利用串行加法器控制數(shù)據(jù)裝入轉(zhuǎn)換器的時(shí)刻,然后高速采樣時(shí)鐘作用逐次移出數(shù)據(jù)從而實(shí)現(xiàn)4:1的并串轉(zhuǎn)換電路。方法如下:

        圖5 并串轉(zhuǎn)換模塊的輸出原理示意圖Fig.5 Sketch map of a parallel to serial converter’s output

        DDR 輸出接口,使得在通用并串轉(zhuǎn)換電路的移位時(shí)鐘頻率相同的情況下,可以使串行數(shù)據(jù)傳輸?shù)念l率提高2 倍。在兩個(gè)反相時(shí)鐘CLK1、CLK2控制下,輸入數(shù)據(jù)D1、D2同時(shí)鎖存到D 觸發(fā)器,然后通過一個(gè)2∶1的多路選擇器以分時(shí)復(fù)用的方式輸出數(shù)據(jù),使得數(shù)據(jù)傳輸?shù)念l率提高2倍,因此控制時(shí)鐘的頻率只需要數(shù)據(jù)傳輸頻率的一半。按照上面方法,將并行數(shù)據(jù)分別以兩個(gè)差分倍頻時(shí)鐘按奇偶兩組鎖存,通過DDR 接口,就可以實(shí)現(xiàn)并串轉(zhuǎn)換。Xilinx的FPGA 的ODDR2接口宏單元塊支持這種轉(zhuǎn)換,此宏單元塊的使用方法如下:

        3.1.3 Mini-LVDS發(fā)送模塊的設(shè)計(jì)

        FPGA 是CMOS 邏輯器件,它只能處理COMS邏輯電平信號(hào),在發(fā)送時(shí)需將CMOS邏輯電平信號(hào)轉(zhuǎn)換為Mini-LVDS差分信號(hào)。所有類型的FPGA 芯片都有支持這種轉(zhuǎn)換IP Core,Xilinx公司的OBUFDS 單元可以支持這種信號(hào)轉(zhuǎn)換方法,此宏單元塊的使用方法如下。

        3.3 Mini-LVDS的時(shí)鐘處理

        Mini-LVDS除了傳輸數(shù)據(jù)之外,還需要傳輸時(shí)鐘。Mini-LVDS的時(shí)鐘的頻率和像素的頻率之間存在著一定的倍數(shù)關(guān)系,這個(gè)倍數(shù)關(guān)系可以根據(jù)像素顏色深度和數(shù)據(jù)通道數(shù)計(jì)算出來。例如,當(dāng)像素的顏色深度為24、有6對(duì)數(shù)據(jù)線(雙沿采樣數(shù)據(jù),每個(gè)時(shí)鐘周期采樣8 個(gè)數(shù)據(jù))的情況下,Mini-LVDS的時(shí)鐘頻率等于像素頻率2倍。

        從上面的數(shù)據(jù)處理過程可以發(fā)現(xiàn),時(shí)序控制器需多個(gè)時(shí)鐘信號(hào)。Xilinx 公司的FPGA 內(nèi)部的數(shù)字時(shí)鐘管理器(DCM)可以滿足此要求,DCM 的功能包括消除時(shí)鐘的延時(shí)、頻率的合成、時(shí)鐘相位調(diào)整。DCM 共由4部分組成,可以輸出的時(shí)鐘:

        與輸入頻率相同的 CLK0、CLK180、CLK270;是 輸 入 頻 率 2 倍 的 CLK2X、CLK2X180;分頻系數(shù)為1.5、2.5、3、4、6、8、16等頻率CLKDV、任意頻率的CLKFX、CLKFX180等時(shí)鐘。DCM 的數(shù)字頻率合成器DFS模塊可以生成一個(gè)Mini-LVDS發(fā)送時(shí)鐘,其他時(shí)鐘可以有DCM 的其他部分生成[7]。

        如果該發(fā)送時(shí)鐘頻率是數(shù)據(jù)時(shí)鐘頻率的4倍,可利用DDR 技術(shù)來獲得數(shù)值為8的串行化因數(shù)。DDR 技術(shù)可以將所要求的時(shí)鐘頻率降低一半,不僅能使FPGA 時(shí)鐘位于正常工作的頻率范圍內(nèi),而且能降低系統(tǒng)的總功耗。利用DDR 觸發(fā)器(ODDR2)完成DDR 技術(shù),需要利用二個(gè)相位相反的時(shí)鐘。使用兩個(gè)全局時(shí)鐘緩沖器GCLK,將從DCM 的任意頻率輸出端CLKFX 和CLKFX180輸出的兩個(gè)時(shí)鐘(相位相差180°)分配給DDR 觸發(fā)器。這種方式僅使用了時(shí)鐘的上升沿,時(shí)鐘網(wǎng)絡(luò)上的任何占空比失真都變得不重要。

        3.4 復(fù)位信號(hào)的要求及相關(guān)數(shù)據(jù)處理

        Source Driver除接收數(shù)據(jù)外,還需接收表示開始接收數(shù)據(jù)控制信號(hào)(DIO)和表示結(jié)束接收數(shù)據(jù)的控制信號(hào)(LD)。DIO 又可分為DIO1 與DIO2,它們不同高低電平的組合決定顯示數(shù)據(jù)掃描輸出的方向順序,即數(shù)據(jù)從左到右還是從右到左輸出。如選擇從左到右的數(shù)據(jù)輸出,則在DIO1下降沿后,在每個(gè)時(shí)鐘周期內(nèi)輸出一個(gè)Pixel的數(shù)據(jù),在輸出到倒數(shù)第二個(gè)Pixel數(shù)據(jù)時(shí),DIO2輸出高電平,直到其為低電平,表示所有顯示數(shù)據(jù)輸出完畢。如TFT-LCD 應(yīng)用兩顆Source Driver級(jí)聯(lián),則DIO2 作為下一顆Source Driver的輸入;為了進(jìn)一步降低數(shù)據(jù)的頻率,Source Driver沒有采用級(jí)聯(lián)的方式,而是采用了并聯(lián)、同時(shí)接受數(shù)據(jù)的連接方式,這種方法的缺點(diǎn)是每個(gè)Source Driver都需接收控制信號(hào)。

        圖6 復(fù)位信號(hào)的要求Fig.6 Request of reset signal

        在Mini-LVDS 技術(shù)中,控制行起始信號(hào)的DIO 由復(fù)位信號(hào)RST 替代并經(jīng)第0對(duì)數(shù)據(jù)向外傳輸;此時(shí),還需將原有的DIO 信號(hào)置高,其時(shí)序要求如圖6所示。復(fù)位信號(hào)RST 置高的復(fù)位時(shí)間起始點(diǎn)與LD 信號(hào)的上升沿的間隔大于20ns。將復(fù)位信號(hào)RST 置高的復(fù)位時(shí)間長(zhǎng)度必須同時(shí)滿足兩個(gè)條件:時(shí)間大于50ns和大于3個(gè)時(shí)鐘;通過計(jì)算,在本設(shè)計(jì)中至少需5 個(gè)時(shí)鐘的時(shí)間。為了擴(kuò)大時(shí)序控制器的穩(wěn)定性,利用數(shù)據(jù)有效信號(hào)DE 的有效內(nèi)前5個(gè)時(shí)鐘將復(fù)位信號(hào)RST 置高,然后再一個(gè)時(shí)鐘的置低,這樣需顯示的數(shù)據(jù)必須向后移位6個(gè)時(shí)鐘,數(shù)據(jù)移位的方法有:先進(jìn)先出的FIFO、移位寄存器和SRAM 等方法。因數(shù)據(jù)延時(shí)的長(zhǎng)度不大,本設(shè)計(jì)使用移位寄存器的方法。

        4 FPGA 實(shí)現(xiàn)

        采用Verilog HDL語言來設(shè)計(jì),設(shè)計(jì)了基于Mini-LVDS 技 術(shù) 的TFT-LCD 的 時(shí) 序 控 制 器,使 用Xilinx的型號(hào)為XC3S400AN 的FPGA 并在其開發(fā)平臺(tái)ISE11.2中進(jìn)行邏輯綜合和器件適配,該功能所使用邏輯資源情況如表1所示。它占用的邏輯資源很少,還有很多資源可以用于其它作用。

        表1 Mini-LVDS接口所占用邏輯資源Tab.1 Logical resource of Mini-LVDS interface

        在基于FPGA 的視頻信號(hào)處理系統(tǒng)中,基于Mini-LVDS技術(shù)的TFT-LCD 的時(shí)序控制器只是該系統(tǒng)的一個(gè)功能塊,而這部分的信號(hào)的頻率最高、需在多個(gè)時(shí)鐘域進(jìn)行變換。為了提高系統(tǒng)的穩(wěn)定性,使該時(shí)序控制器正常工作時(shí),不產(chǎn)生干擾、不影響其他功能,就必需對(duì)該部分進(jìn)行必要的時(shí)序約束。FPGA 的時(shí)序約束有周期約束、特定約束、區(qū)域約束等約束。因這部分的輸入信號(hào)的頻率高,使用區(qū)域約束使Mini-LVDS接口在信號(hào)的輸入管腳附近。

        5 結(jié) 論

        詳細(xì)說明了基于Mini-LVDS 技術(shù)的TFTLCD 的時(shí)序控制器的方法,利用此方法設(shè)計(jì)出的具有Mini-LVDS接口的時(shí)序控制器已應(yīng)用于本公司的分辨率為1 280×1 024、顏色深度為24bit的產(chǎn)品中,該產(chǎn)品的畫面清晰,過渡自然,說明此基 于Mini-LVDS 技 術(shù) 的TFT-LCD 的 時(shí) 序 控 制器完全符合要求。

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