王永存，薛晨陽，劉耀英，田學(xué)東，張文棟，李　鐵

(1．中北大學(xué)，儀器科學(xué)與動(dòng)態(tài)測試教育部重點(diǎn)實(shí)驗(yàn)室，電子測試技術(shù)重點(diǎn)實(shí)驗(yàn)室　山西太原　030051；2．中國科學(xué)院上海微系統(tǒng)與信息技術(shù)研究所，上?！?00050)

0　引言

石墨烯(Graphene)是一種由碳原子構(gòu)成的零帶隙二維納米結(jié)構(gòu)的新材料，2004年由英國曼徹斯特大學(xué)物理學(xué)家安德烈-海姆和康斯坦丁-諾沃肖洛夫從石墨中分離出來，證明了二維材料石墨烯可以穩(wěn)定存在。石墨烯是現(xiàn)有材料中最薄的，它的厚度只有0.335 nm，但它卻是現(xiàn)有材料中最堅(jiān)硬的。同時(shí)石墨烯的導(dǎo)熱系數(shù)高達(dá)5 300 W/(m·K)，這一數(shù)值高于金剛石，常溫下石墨烯中電子的遷移率約為15 000 cm/(V·s)，遠(yuǎn)高于硅中電子的遷移率。由于石墨烯具有優(yōu)異的電學(xué)特性，所以它非常適合用來制造電子元件，科學(xué)家認(rèn)為石墨烯有望替代硅成為下一代半導(dǎo)體材料[1-4]。石墨烯的制備方法主要有機(jī)械剝離法、化學(xué)氣相沉積法和熱分解法等。機(jī)械剝離法可以制備晶格完好的高質(zhì)量石墨烯，但是不適合大量生產(chǎn)；熱分解法可以制備大面積石墨烯，但是條件苛刻，需在高溫高真空下進(jìn)行；化學(xué)氣相沉積方法是最適合大面積制備石墨烯薄膜的方法?；瘜W(xué)氣相沉積法具有工藝限制條件少和可控性高等優(yōu)點(diǎn)，現(xiàn)在大面積制備石墨烯薄膜多采用這種方法[5-6]。

石墨烯晶體管以石墨烯薄膜作為導(dǎo)電溝道，一方面石墨烯薄膜厚度很薄，可以加工成幾納米寬的條狀，大大縮小晶體管器件尺寸，延續(xù)摩爾定律；另一方面，石墨烯電子遷移率高，可以提高晶體管的響應(yīng)速度，使晶體管具有更高的截止頻率[7-8]。該試驗(yàn)通過轉(zhuǎn)移化學(xué)氣相沉積法制備的石墨烯薄膜到Si/SiO2基底，制作了頂柵石墨烯晶體管和背柵石墨烯晶體管，比較兩種結(jié)構(gòu)晶體管的電學(xué)性能。

1　試驗(yàn)

通過化學(xué)氣相沉積法在銅箔襯底上制備出石墨烯薄膜，圖1為石墨烯薄膜的拉曼測試圖。然后，在石墨烯薄膜表面旋涂一層聚甲基丙烯酸甲酯PMMA薄層，溶解掉銅箔，再將附在PMMA上的石墨烯轉(zhuǎn)移到Si/SiO2基底上，去除PMMA使石墨烯吸附在Si/SiO2基底上，通過退火提高石墨烯與Si/SiO2基底的結(jié)合，圖2為Si/SiO2基底上的石墨烯邊緣形貌圖。

圖1　石墨烯的拉曼測試圖

圖2　石墨烯表面圖

通過電子束光刻和氧等離子體刻蝕工藝實(shí)現(xiàn)石墨烯薄膜圖形化。電子束光刻將圖形轉(zhuǎn)移到石墨烯薄膜上，利用光刻膠作為氧等離子體刻蝕的掩膜層，保護(hù)作為晶體管導(dǎo)電溝道部分的石墨烯薄膜，從而將其他部分的石墨烯薄膜刻蝕掉。這步工藝要注意氧等離子體刻蝕的功率和時(shí)間，功率過大或者時(shí)間過長會刻蝕掉部分的光刻膠導(dǎo)致石墨烯導(dǎo)電溝道存在缺陷，時(shí)間過短會導(dǎo)致石墨烯薄膜無法刻蝕干凈，通過幾次驗(yàn)證，試驗(yàn)中選擇功率為200 W、刻蝕時(shí)間為5 min的刻蝕條件，這樣既可以刻蝕干凈石墨烯薄膜又保障光刻膠不會被刻蝕掉，圖3為刻蝕后的石墨烯薄膜圖。

圖3　刻蝕后的石墨烯圖形

然后電子束光刻和電子束蒸鍍制作石墨烯晶體管的源極、漏極和柵極，源極、漏極和柵極金屬選擇Cr/Au(Cr 10 nm，Au 80 nm)。圖4為石墨烯薄膜制備了源極和漏極之后的結(jié)構(gòu)圖。對于頂柵結(jié)構(gòu)的石墨烯晶體管，需要在石墨烯薄膜上利用ALD沉積一層5 nm厚的Al2O3作為柵介質(zhì)層，這層介質(zhì)層的質(zhì)量直接決定了頂柵結(jié)構(gòu)的晶體管的性能，所以在ALD沉積Al2O3之前要充分做好前處理工藝。

圖4　石墨烯晶體管源和漏極

加工過程中，光刻膠和清洗液等都會對石墨烯薄膜造成污染，所以整體工藝完成后還要進(jìn)行一步退火工藝，進(jìn)一步提高器件性能。

2　結(jié)果與討論

石墨烯晶體管尺寸參數(shù)：溝道長度1 μm，寬度100 μm．圖5為石墨烯晶體管的總體結(jié)構(gòu)圖。利用安捷倫半導(dǎo)體分析儀對加工的頂柵結(jié)構(gòu)的石墨烯晶體管和背柵結(jié)構(gòu)的石墨烯晶體管進(jìn)行測試。首先是柵調(diào)制測試，在幾個(gè)變化的柵壓VG下測量石墨烯溝道電流ID隨源漏之間電壓VD的變化，其中VD為源極和漏極之間的電壓，VG為柵極電壓，ID為石墨烯溝道電流。

圖5　石墨烯晶體管總體結(jié)構(gòu)圖

圖6是兩種結(jié)構(gòu)的石墨烯晶體管的I-V曲線，其中電流較大一簇(曲線1)是頂柵結(jié)構(gòu)石墨烯晶體管的I-V曲線，電流較小的一簇(曲線2)是背柵結(jié)構(gòu)石墨烯晶體管的I-V曲線。圖中，曲線1、2的VG由上至下依次為4 V，3 V，2 V，1 V，0 V，-1 V，-2 V，-3 V，-4 V．圖6中，隨著VD增大ID增大，ID-VD呈線性關(guān)系，VD/ID即為石墨烯溝道電阻。隨著柵壓變化石墨烯溝道電阻值也在變化，即柵壓對石墨烯的調(diào)制作用。從圖6的曲線得出相同VD下，頂柵結(jié)構(gòu)的石墨烯導(dǎo)電溝道電流ID隨柵壓變化而產(chǎn)生的變化更大，說明頂柵結(jié)構(gòu)的石墨烯晶體管的柵調(diào)制效果好于背柵結(jié)構(gòu)的石墨烯晶體管。

圖6　石墨烯晶體管I-V特性曲線

石墨烯導(dǎo)電溝道的狄拉克點(diǎn)測試是在VD恒定的情況下，掃描一定范圍內(nèi)的VG，測量石墨烯導(dǎo)電溝道的電流ID．石墨烯的狄拉克點(diǎn)對應(yīng)石墨烯中載流子最少，導(dǎo)電性最差，即電阻最大的點(diǎn)。純凈的石墨烯其狄拉克點(diǎn)對應(yīng)柵壓為零的位置，圖7中石墨烯的狄拉克點(diǎn)偏移了，這是由于石墨烯吸附水分子和加工工藝中引入了雜質(zhì)導(dǎo)致的，其中曲線1對應(yīng)頂柵結(jié)構(gòu)的石墨烯晶體管，曲線2對應(yīng)背柵結(jié)構(gòu)的石墨烯晶體管。圖7顯示出石墨烯導(dǎo)電溝道的最大電流和最小電流，通過計(jì)算可以分別得出兩種結(jié)構(gòu)石墨烯晶體管的開關(guān)比。頂柵結(jié)構(gòu)的石墨烯晶體管的開關(guān)比約為20，背柵結(jié)構(gòu)的石墨烯晶體管的開關(guān)比約為5，可以知道頂柵結(jié)構(gòu)晶體管的開關(guān)比略大于背柵結(jié)構(gòu)晶體管的。但是兩種結(jié)構(gòu)石墨烯晶體管的開關(guān)比都較小，這是由于石墨烯的禁帶寬度為零，電流無法無法完全截止，通過對石墨烯進(jìn)行禁帶寬度調(diào)控可以有效提高開關(guān)比。

圖7　石墨烯晶體管Dirac點(diǎn)測試圖

3　結(jié)論

通過對化學(xué)氣相沉積法制備的石墨烯薄膜進(jìn)行轉(zhuǎn)移和加工，制備出頂柵結(jié)構(gòu)的石墨烯晶體管和背柵結(jié)構(gòu)的石墨烯晶體管，通過對兩種結(jié)構(gòu)的石墨烯晶體管進(jìn)行測試，得到頂柵結(jié)構(gòu)的石墨烯晶體管和背柵結(jié)構(gòu)的石墨烯晶體管的I-V和狄拉克點(diǎn)的測試曲線，結(jié)果表明頂柵結(jié)構(gòu)的晶體管在柵調(diào)制和開關(guān)比上優(yōu)于背柵結(jié)構(gòu)的石墨烯晶體管，為石墨烯材料的研究奠定了基礎(chǔ)。

參考文獻(xiàn)：

[1]KANG H C，KARASAWA H，MIYAMOTO Y，et al．Epitaxial graphene top-gate FETs on silicon substrates．Solid-State Electronics，2010，54(10)：1071-1075．

[2]WANG W R，CHEN L，WANG Z，et al．Weak localization in few-layer graphene grown on copper foils by chemical vapor deposition．Carbon，2012，50(14)：5242-5246．

[3]CHAMPLAIN J G．Champlain．A physics-based，small-signal model for graphene field effect transistors．Solid-State Electronics，2012，67(1)：53-62．

[4]KANG H C，KARASAWA H，MIYAMOTO Y，et al．Epitaxial graphene field-effect transistors on silicon substrates．Solid-State Electronics，2010，54(9)：1010-1014．

[5]BRITNELL L，GORBACHEV R V，JALIL R，et al．Field-effect tunneling transistor based on vertical graphene heterostructures．science，2012，335(6071)：947-950．

[6]CHEN B D，LIU H Z，LI X，et al．Fabrication of a graphene field effect transistor array on microchannels for ethanol sensing．Applied Surface Science，2012，258(6)：1971-1975．

[7]WANG Y J，HUANG B C，ZHANG M，et al．Optimizing the fabrication process for high performance graphene field effect transistors．Microelectronics Reliability，2011，52(8)：1602-1605．

[8]SHAHI K M F，BALANDIN A A．Thermal properties of graphene and multilayer graphene：Applications in thermal interface materials．Solid State Communications，2012，152(15)：1331-1340．