韓軍　楊少華　尚小燕

摘要： 針對(duì)柯達(dá)公司的前照明行間轉(zhuǎn)移型面陣CCD KAI0340，對(duì)它的驅(qū)動(dòng)時(shí)序進(jìn)行詳細(xì)的分析，設(shè)計(jì)滿足CCD工作脈沖的驅(qū)動(dòng)時(shí)序。采用Altera公司的可編程邏輯器件（FPGA）作為核心控制器件，完成自頂而下的模塊設(shè)計(jì)，實(shí)現(xiàn)了硬件電路設(shè)計(jì)的軟件化，開(kāi)發(fā)效率得到了提高，軟件程序可重復(fù)編程和修改。實(shí)驗(yàn)的仿真結(jié)果表明，設(shè)計(jì)的驅(qū)動(dòng)時(shí)序能夠滿足CCD KAI0340的正常工作。

關(guān)鍵詞： 面陣CCD； 行間轉(zhuǎn)移； 驅(qū)動(dòng)時(shí)序； FPGA

中圖分類號(hào)： TP 336文獻(xiàn)標(biāo)志碼： Adoi： 10.3969/j.issn.10055630.2014.01.014

引言

CCD具有信號(hào)輸出噪聲低、動(dòng)態(tài)范圍大、量子效率高等優(yōu)點(diǎn)[1]，隨著CCD器件本身工藝的改進(jìn)，其成像質(zhì)量和器件本身可靠性也得到了進(jìn)一步的提高[2]，因此CCD在科研、運(yùn)動(dòng)領(lǐng)域獲得了廣泛的應(yīng)用。就目前而言，提高幀頻有兩種方法：（1）提高CCD的像素時(shí)鐘；（2）將CCD分成多個(gè)通道同時(shí)輸出。前者受器件極限參數(shù)的限制，效果不明顯[3]。因此，本文選用CCD KAI0340，采用雙通道同時(shí)輸出的方法，從而達(dá)到提高幀頻的目的。

1行間轉(zhuǎn)移型面陣CCD的結(jié)構(gòu)和工作原理

KAI0340是柯達(dá)公司的一款行間轉(zhuǎn)移型面陣CCD圖像傳感器，其結(jié)構(gòu)如圖1所示，最下方的4行是擋光的黑像元行，上方的488行是感光像元行；在這488行像元中，最上方和最下方的4行作為緩沖行，因此實(shí)際有用的像元為480行；最大的像素時(shí)鐘頻率為40 MHz，并在雙輸出通道工作方式下工作，每行輸出CCD信號(hào)，其中包括12個(gè)啞像素、24個(gè)黑像素和324個(gè)感光像素[4]。

KAI0340的工作原理是：感光區(qū)內(nèi)的電荷在電子快門的作用下被清除掉，然后在電子快門時(shí)鐘結(jié)束后開(kāi)始新的光積分，當(dāng)光積分階段結(jié)束后，電荷開(kāi)始從成像區(qū)轉(zhuǎn)移到存儲(chǔ)區(qū)，垂直轉(zhuǎn)移時(shí)鐘把電荷從存儲(chǔ)區(qū)逐行轉(zhuǎn)移到水平寄存器中，最后在水平轉(zhuǎn)移時(shí)鐘的作用下電荷轉(zhuǎn)移到CCD的輸出端，到此CCD完成了一個(gè)工作的周期。

2行間轉(zhuǎn)移型面陣CCD KAI0340的驅(qū)動(dòng)電路的設(shè)計(jì)

行間轉(zhuǎn)移型面陣CCD KAI0340的驅(qū)動(dòng)電路主要包括：供電模塊、驅(qū)動(dòng)器電路、驅(qū)動(dòng)時(shí)序產(chǎn)生模塊三部分。其中最主要的是驅(qū)動(dòng)時(shí)序的產(chǎn)生模塊，本文使用現(xiàn)場(chǎng)可編程門陣列（FPGA）作為設(shè)計(jì)驅(qū)動(dòng)時(shí)序的核心器件，產(chǎn)生CCD正常工作的時(shí)序信號(hào)[5]，包括水平時(shí)序信號(hào)、垂直時(shí)序信號(hào)、電子快門時(shí)序信號(hào)和復(fù)位時(shí)鐘信號(hào)四部分。

4應(yīng)用Verilog HDL語(yǔ)言的驅(qū)動(dòng)時(shí)序設(shè)計(jì)

QuartusⅡ軟件的輸入有多種方式：原理圖輸入法、狀態(tài)圖輸入法、Verilog HDL語(yǔ)言輸入法。其中原理圖方式類似于硬件電路的原理圖設(shè)計(jì)，利用基本的門電路符號(hào)或模塊完成設(shè)計(jì)；Verilog HDL作為一種硬件描述語(yǔ)言，其編程結(jié)構(gòu)類似于計(jì)算機(jī)中的C語(yǔ)言，在描述復(fù)雜邏輯設(shè)計(jì)時(shí)非常簡(jiǎn)潔，具有很強(qiáng)的邏輯描述和仿真能力，是當(dāng)前系統(tǒng)硬件設(shè)計(jì)語(yǔ)言的主流[7]。運(yùn)用Verilog語(yǔ)言設(shè)計(jì)系統(tǒng)能夠高效直接地描述設(shè)計(jì)，直觀、快速建立設(shè)計(jì)，并高效地調(diào)整和修改設(shè)計(jì)的整體和細(xì)節(jié)。

在Altera公司的QuartusⅡ開(kāi)發(fā)環(huán)境下，采取自頂向下的設(shè)計(jì)方法，圖5為設(shè)計(jì)原理圖。在完成程序的輸入后，由Quartus軟件平臺(tái)進(jìn)行編譯和仿真，從而驗(yàn)證設(shè)計(jì)的功能和時(shí)序特性是否符合設(shè)計(jì)目標(biāo)，同時(shí)進(jìn)行邏輯優(yōu)化；反復(fù)上述過(guò)程完成設(shè)計(jì)過(guò)程，通過(guò)JTAG 接口為硬件芯片進(jìn)行編程，進(jìn)入到實(shí)體電路功能驗(yàn)證階段。

5行轉(zhuǎn)移型面陣CCD KAI0340時(shí)序的仿真

本文的時(shí)序仿真是在Altera公司的QuartusⅡ集成開(kāi)發(fā)環(huán)境下進(jìn)行的，使用Verilog程序的輸入[8]，在QuartusⅡ軟件平臺(tái)進(jìn)行編譯和仿真[9]，從而驗(yàn)證設(shè)計(jì)的功能和時(shí)序特性是否符合設(shè)計(jì)的目標(biāo)，同時(shí)可進(jìn)行邏輯優(yōu)化。

垂直轉(zhuǎn)移是垂直寄存器中的電荷向水平寄存器轉(zhuǎn)移，轉(zhuǎn)移過(guò)程由控制信號(hào)V1和V2控制，垂直轉(zhuǎn)移控制信號(hào)的仿真如圖6所示。

6結(jié)論

本文詳細(xì)地研究了CCD KAI0340的時(shí)序，使用FPGA器件作為設(shè)計(jì)驅(qū)動(dòng)時(shí)序的核心，其時(shí)序的設(shè)計(jì)方法可以使CCD同時(shí)支持2路輸出，提高了幀頻，由于驅(qū)動(dòng)時(shí)序的設(shè)計(jì)是可再編程的，所以如果想要改變其中的部分功能，可以在不改變硬件電路的情況下，只需要重新編程就可以達(dá)到實(shí)現(xiàn)功能的改變。

參考文獻(xiàn)：

[1]王慶有.圖像傳感覺(jué)器應(yīng)用技術(shù)[M].北京：電子工業(yè)出版社，2006：3060.

[2]劉金國(guó)，余達(dá)，周懷得，等.面陣CCD芯片KAI1010M的高速驅(qū)系統(tǒng)設(shè)計(jì)[J].光學(xué) 精密工程，2008，16（9）：16221628.

[3]張達(dá)，徐抒巖.高速多通道CCD信號(hào)并行處理系統(tǒng)[J].吉林大學(xué)學(xué)報(bào)（信息科學(xué)版），2008，26（3）：281286.

[4]余達(dá)，郭永飛，周懷得，等.面陣CCD KAI0340高速相機(jī)的設(shè)計(jì)[J].光學(xué) 精密工程，2011，19（11）：27912799.

[5]許秀貞，李自田，李長(zhǎng)樂(lè).基于CPLD的可選輸出CCD驅(qū)動(dòng)時(shí)序的設(shè)計(jì)[J].光子學(xué)報(bào)，2004，33（12）：15041507.

[6]李余，劉金國(guó)，張明宇，等.基于FPGA的行間轉(zhuǎn)移面陣CCD驅(qū)動(dòng)電路設(shè)計(jì)[J].微計(jì)算機(jī)信息，2009，25（52）：274275.

[7]蘭榮清.線陣CCD驅(qū)動(dòng)設(shè)計(jì)新方法[J].光電子 激光，1997，8（4）：295297.

[8]刑建平.Verilog HDL程序設(shè)計(jì)教程[M].北京：清華大學(xué)出版社，2005：31191.

[9]周潤(rùn)景.基于QuartusⅡ的FPGA/CPLD數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例[M].北京：電子工業(yè)出版社，2007：336392.

摘要： 針對(duì)柯達(dá)公司的前照明行間轉(zhuǎn)移型面陣CCD KAI0340，對(duì)它的驅(qū)動(dòng)時(shí)序進(jìn)行詳細(xì)的分析，設(shè)計(jì)滿足CCD工作脈沖的驅(qū)動(dòng)時(shí)序。采用Altera公司的可編程邏輯器件（FPGA）作為核心控制器件，完成自頂而下的模塊設(shè)計(jì)，實(shí)現(xiàn)了硬件電路設(shè)計(jì)的軟件化，開(kāi)發(fā)效率得到了提高，軟件程序可重復(fù)編程和修改。實(shí)驗(yàn)的仿真結(jié)果表明，設(shè)計(jì)的驅(qū)動(dòng)時(shí)序能夠滿足CCD KAI0340的正常工作。

關(guān)鍵詞： 面陣CCD； 行間轉(zhuǎn)移； 驅(qū)動(dòng)時(shí)序； FPGA

中圖分類號(hào)： TP 336文獻(xiàn)標(biāo)志碼： Adoi： 10.3969/j.issn.10055630.2014.01.014

引言

CCD具有信號(hào)輸出噪聲低、動(dòng)態(tài)范圍大、量子效率高等優(yōu)點(diǎn)[1]，隨著CCD器件本身工藝的改進(jìn)，其成像質(zhì)量和器件本身可靠性也得到了進(jìn)一步的提高[2]，因此CCD在科研、運(yùn)動(dòng)領(lǐng)域獲得了廣泛的應(yīng)用。就目前而言，提高幀頻有兩種方法：（1）提高CCD的像素時(shí)鐘；（2）將CCD分成多個(gè)通道同時(shí)輸出。前者受器件極限參數(shù)的限制，效果不明顯[3]。因此，本文選用CCD KAI0340，采用雙通道同時(shí)輸出的方法，從而達(dá)到提高幀頻的目的。

1行間轉(zhuǎn)移型面陣CCD的結(jié)構(gòu)和工作原理

KAI0340是柯達(dá)公司的一款行間轉(zhuǎn)移型面陣CCD圖像傳感器，其結(jié)構(gòu)如圖1所示，最下方的4行是擋光的黑像元行，上方的488行是感光像元行；在這488行像元中，最上方和最下方的4行作為緩沖行，因此實(shí)際有用的像元為480行；最大的像素時(shí)鐘頻率為40 MHz，并在雙輸出通道工作方式下工作，每行輸出CCD信號(hào)，其中包括12個(gè)啞像素、24個(gè)黑像素和324個(gè)感光像素[4]。

KAI0340的工作原理是：感光區(qū)內(nèi)的電荷在電子快門的作用下被清除掉，然后在電子快門時(shí)鐘結(jié)束后開(kāi)始新的光積分，當(dāng)光積分階段結(jié)束后，電荷開(kāi)始從成像區(qū)轉(zhuǎn)移到存儲(chǔ)區(qū)，垂直轉(zhuǎn)移時(shí)鐘把電荷從存儲(chǔ)區(qū)逐行轉(zhuǎn)移到水平寄存器中，最后在水平轉(zhuǎn)移時(shí)鐘的作用下電荷轉(zhuǎn)移到CCD的輸出端，到此CCD完成了一個(gè)工作的周期。

2行間轉(zhuǎn)移型面陣CCD KAI0340的驅(qū)動(dòng)電路的設(shè)計(jì)

行間轉(zhuǎn)移型面陣CCD KAI0340的驅(qū)動(dòng)電路主要包括：供電模塊、驅(qū)動(dòng)器電路、驅(qū)動(dòng)時(shí)序產(chǎn)生模塊三部分。其中最主要的是驅(qū)動(dòng)時(shí)序的產(chǎn)生模塊，本文使用現(xiàn)場(chǎng)可編程門陣列（FPGA）作為設(shè)計(jì)驅(qū)動(dòng)時(shí)序的核心器件，產(chǎn)生CCD正常工作的時(shí)序信號(hào)[5]，包括水平時(shí)序信號(hào)、垂直時(shí)序信號(hào)、電子快門時(shí)序信號(hào)和復(fù)位時(shí)鐘信號(hào)四部分。

4應(yīng)用Verilog HDL語(yǔ)言的驅(qū)動(dòng)時(shí)序設(shè)計(jì)

QuartusⅡ軟件的輸入有多種方式：原理圖輸入法、狀態(tài)圖輸入法、Verilog HDL語(yǔ)言輸入法。其中原理圖方式類似于硬件電路的原理圖設(shè)計(jì)，利用基本的門電路符號(hào)或模塊完成設(shè)計(jì)；Verilog HDL作為一種硬件描述語(yǔ)言，其編程結(jié)構(gòu)類似于計(jì)算機(jī)中的C語(yǔ)言，在描述復(fù)雜邏輯設(shè)計(jì)時(shí)非常簡(jiǎn)潔，具有很強(qiáng)的邏輯描述和仿真能力，是當(dāng)前系統(tǒng)硬件設(shè)計(jì)語(yǔ)言的主流[7]。運(yùn)用Verilog語(yǔ)言設(shè)計(jì)系統(tǒng)能夠高效直接地描述設(shè)計(jì)，直觀、快速建立設(shè)計(jì)，并高效地調(diào)整和修改設(shè)計(jì)的整體和細(xì)節(jié)。

在Altera公司的QuartusⅡ開(kāi)發(fā)環(huán)境下，采取自頂向下的設(shè)計(jì)方法，圖5為設(shè)計(jì)原理圖。在完成程序的輸入后，由Quartus軟件平臺(tái)進(jìn)行編譯和仿真，從而驗(yàn)證設(shè)計(jì)的功能和時(shí)序特性是否符合設(shè)計(jì)目標(biāo)，同時(shí)進(jìn)行邏輯優(yōu)化；反復(fù)上述過(guò)程完成設(shè)計(jì)過(guò)程，通過(guò)JTAG 接口為硬件芯片進(jìn)行編程，進(jìn)入到實(shí)體電路功能驗(yàn)證階段。

5行轉(zhuǎn)移型面陣CCD KAI0340時(shí)序的仿真

本文的時(shí)序仿真是在Altera公司的QuartusⅡ集成開(kāi)發(fā)環(huán)境下進(jìn)行的，使用Verilog程序的輸入[8]，在QuartusⅡ軟件平臺(tái)進(jìn)行編譯和仿真[9]，從而驗(yàn)證設(shè)計(jì)的功能和時(shí)序特性是否符合設(shè)計(jì)的目標(biāo)，同時(shí)可進(jìn)行邏輯優(yōu)化。

垂直轉(zhuǎn)移是垂直寄存器中的電荷向水平寄存器轉(zhuǎn)移，轉(zhuǎn)移過(guò)程由控制信號(hào)V1和V2控制，垂直轉(zhuǎn)移控制信號(hào)的仿真如圖6所示。

6結(jié)論

本文詳細(xì)地研究了CCD KAI0340的時(shí)序，使用FPGA器件作為設(shè)計(jì)驅(qū)動(dòng)時(shí)序的核心，其時(shí)序的設(shè)計(jì)方法可以使CCD同時(shí)支持2路輸出，提高了幀頻，由于驅(qū)動(dòng)時(shí)序的設(shè)計(jì)是可再編程的，所以如果想要改變其中的部分功能，可以在不改變硬件電路的情況下，只需要重新編程就可以達(dá)到實(shí)現(xiàn)功能的改變。

參考文獻(xiàn)：

[1]王慶有.圖像傳感覺(jué)器應(yīng)用技術(shù)[M].北京：電子工業(yè)出版社，2006：3060.

[2]劉金國(guó)，余達(dá)，周懷得，等.面陣CCD芯片KAI1010M的高速驅(qū)系統(tǒng)設(shè)計(jì)[J].光學(xué) 精密工程，2008，16（9）：16221628.

[3]張達(dá)，徐抒巖.高速多通道CCD信號(hào)并行處理系統(tǒng)[J].吉林大學(xué)學(xué)報(bào)（信息科學(xué)版），2008，26（3）：281286.

[4]余達(dá)，郭永飛，周懷得，等.面陣CCD KAI0340高速相機(jī)的設(shè)計(jì)[J].光學(xué) 精密工程，2011，19（11）：27912799.

[5]許秀貞，李自田，李長(zhǎng)樂(lè).基于CPLD的可選輸出CCD驅(qū)動(dòng)時(shí)序的設(shè)計(jì)[J].光子學(xué)報(bào)，2004，33（12）：15041507.

[6]李余，劉金國(guó)，張明宇，等.基于FPGA的行間轉(zhuǎn)移面陣CCD驅(qū)動(dòng)電路設(shè)計(jì)[J].微計(jì)算機(jī)信息，2009，25（52）：274275.

[7]蘭榮清.線陣CCD驅(qū)動(dòng)設(shè)計(jì)新方法[J].光電子 激光，1997，8（4）：295297.

[8]刑建平.Verilog HDL程序設(shè)計(jì)教程[M].北京：清華大學(xué)出版社，2005：31191.

[9]周潤(rùn)景.基于QuartusⅡ的FPGA/CPLD數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例[M].北京：電子工業(yè)出版社，2007：336392.

摘要： 針對(duì)柯達(dá)公司的前照明行間轉(zhuǎn)移型面陣CCD KAI0340，對(duì)它的驅(qū)動(dòng)時(shí)序進(jìn)行詳細(xì)的分析，設(shè)計(jì)滿足CCD工作脈沖的驅(qū)動(dòng)時(shí)序。采用Altera公司的可編程邏輯器件（FPGA）作為核心控制器件，完成自頂而下的模塊設(shè)計(jì)，實(shí)現(xiàn)了硬件電路設(shè)計(jì)的軟件化，開(kāi)發(fā)效率得到了提高，軟件程序可重復(fù)編程和修改。實(shí)驗(yàn)的仿真結(jié)果表明，設(shè)計(jì)的驅(qū)動(dòng)時(shí)序能夠滿足CCD KAI0340的正常工作。

關(guān)鍵詞： 面陣CCD； 行間轉(zhuǎn)移； 驅(qū)動(dòng)時(shí)序； FPGA

中圖分類號(hào)： TP 336文獻(xiàn)標(biāo)志碼： Adoi： 10.3969/j.issn.10055630.2014.01.014

引言

CCD具有信號(hào)輸出噪聲低、動(dòng)態(tài)范圍大、量子效率高等優(yōu)點(diǎn)[1]，隨著CCD器件本身工藝的改進(jìn)，其成像質(zhì)量和器件本身可靠性也得到了進(jìn)一步的提高[2]，因此CCD在科研、運(yùn)動(dòng)領(lǐng)域獲得了廣泛的應(yīng)用。就目前而言，提高幀頻有兩種方法：（1）提高CCD的像素時(shí)鐘；（2）將CCD分成多個(gè)通道同時(shí)輸出。前者受器件極限參數(shù)的限制，效果不明顯[3]。因此，本文選用CCD KAI0340，采用雙通道同時(shí)輸出的方法，從而達(dá)到提高幀頻的目的。

1行間轉(zhuǎn)移型面陣CCD的結(jié)構(gòu)和工作原理

KAI0340是柯達(dá)公司的一款行間轉(zhuǎn)移型面陣CCD圖像傳感器，其結(jié)構(gòu)如圖1所示，最下方的4行是擋光的黑像元行，上方的488行是感光像元行；在這488行像元中，最上方和最下方的4行作為緩沖行，因此實(shí)際有用的像元為480行；最大的像素時(shí)鐘頻率為40 MHz，并在雙輸出通道工作方式下工作，每行輸出CCD信號(hào)，其中包括12個(gè)啞像素、24個(gè)黑像素和324個(gè)感光像素[4]。

KAI0340的工作原理是：感光區(qū)內(nèi)的電荷在電子快門的作用下被清除掉，然后在電子快門時(shí)鐘結(jié)束后開(kāi)始新的光積分，當(dāng)光積分階段結(jié)束后，電荷開(kāi)始從成像區(qū)轉(zhuǎn)移到存儲(chǔ)區(qū)，垂直轉(zhuǎn)移時(shí)鐘把電荷從存儲(chǔ)區(qū)逐行轉(zhuǎn)移到水平寄存器中，最后在水平轉(zhuǎn)移時(shí)鐘的作用下電荷轉(zhuǎn)移到CCD的輸出端，到此CCD完成了一個(gè)工作的周期。

2行間轉(zhuǎn)移型面陣CCD KAI0340的驅(qū)動(dòng)電路的設(shè)計(jì)

行間轉(zhuǎn)移型面陣CCD KAI0340的驅(qū)動(dòng)電路主要包括：供電模塊、驅(qū)動(dòng)器電路、驅(qū)動(dòng)時(shí)序產(chǎn)生模塊三部分。其中最主要的是驅(qū)動(dòng)時(shí)序的產(chǎn)生模塊，本文使用現(xiàn)場(chǎng)可編程門陣列（FPGA）作為設(shè)計(jì)驅(qū)動(dòng)時(shí)序的核心器件，產(chǎn)生CCD正常工作的時(shí)序信號(hào)[5]，包括水平時(shí)序信號(hào)、垂直時(shí)序信號(hào)、電子快門時(shí)序信號(hào)和復(fù)位時(shí)鐘信號(hào)四部分。

4應(yīng)用Verilog HDL語(yǔ)言的驅(qū)動(dòng)時(shí)序設(shè)計(jì)

QuartusⅡ軟件的輸入有多種方式：原理圖輸入法、狀態(tài)圖輸入法、Verilog HDL語(yǔ)言輸入法。其中原理圖方式類似于硬件電路的原理圖設(shè)計(jì)，利用基本的門電路符號(hào)或模塊完成設(shè)計(jì)；Verilog HDL作為一種硬件描述語(yǔ)言，其編程結(jié)構(gòu)類似于計(jì)算機(jī)中的C語(yǔ)言，在描述復(fù)雜邏輯設(shè)計(jì)時(shí)非常簡(jiǎn)潔，具有很強(qiáng)的邏輯描述和仿真能力，是當(dāng)前系統(tǒng)硬件設(shè)計(jì)語(yǔ)言的主流[7]。運(yùn)用Verilog語(yǔ)言設(shè)計(jì)系統(tǒng)能夠高效直接地描述設(shè)計(jì)，直觀、快速建立設(shè)計(jì)，并高效地調(diào)整和修改設(shè)計(jì)的整體和細(xì)節(jié)。

在Altera公司的QuartusⅡ開(kāi)發(fā)環(huán)境下，采取自頂向下的設(shè)計(jì)方法，圖5為設(shè)計(jì)原理圖。在完成程序的輸入后，由Quartus軟件平臺(tái)進(jìn)行編譯和仿真，從而驗(yàn)證設(shè)計(jì)的功能和時(shí)序特性是否符合設(shè)計(jì)目標(biāo)，同時(shí)進(jìn)行邏輯優(yōu)化；反復(fù)上述過(guò)程完成設(shè)計(jì)過(guò)程，通過(guò)JTAG 接口為硬件芯片進(jìn)行編程，進(jìn)入到實(shí)體電路功能驗(yàn)證階段。

5行轉(zhuǎn)移型面陣CCD KAI0340時(shí)序的仿真

本文的時(shí)序仿真是在Altera公司的QuartusⅡ集成開(kāi)發(fā)環(huán)境下進(jìn)行的，使用Verilog程序的輸入[8]，在QuartusⅡ軟件平臺(tái)進(jìn)行編譯和仿真[9]，從而驗(yàn)證設(shè)計(jì)的功能和時(shí)序特性是否符合設(shè)計(jì)的目標(biāo)，同時(shí)可進(jìn)行邏輯優(yōu)化。

垂直轉(zhuǎn)移是垂直寄存器中的電荷向水平寄存器轉(zhuǎn)移，轉(zhuǎn)移過(guò)程由控制信號(hào)V1和V2控制，垂直轉(zhuǎn)移控制信號(hào)的仿真如圖6所示。

6結(jié)論

本文詳細(xì)地研究了CCD KAI0340的時(shí)序，使用FPGA器件作為設(shè)計(jì)驅(qū)動(dòng)時(shí)序的核心，其時(shí)序的設(shè)計(jì)方法可以使CCD同時(shí)支持2路輸出，提高了幀頻，由于驅(qū)動(dòng)時(shí)序的設(shè)計(jì)是可再編程的，所以如果想要改變其中的部分功能，可以在不改變硬件電路的情況下，只需要重新編程就可以達(dá)到實(shí)現(xiàn)功能的改變。

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