廣州海格通信技術(shù)股份有限公司 毛 炎 羅繼鴻

引言

隨著電子技術(shù)的高速發(fā)展，數(shù)字系統(tǒng)被廣泛的應(yīng)用于工業(yè)、醫(yī)療、軍事、科技等領(lǐng)域，高速數(shù)據(jù)采集系統(tǒng)已成為數(shù)字系統(tǒng)重要組成部分。傳統(tǒng)的信號(hào)采集設(shè)備，采用單片機(jī)或DSP為主要控制器，由于系統(tǒng)時(shí)鐘頻率低，接口種類少，造成系統(tǒng)采集通道數(shù)有限，采集速率低，接口種類單一，靈活性差?；贔PGA硬件可定制的特點(diǎn)，所有功能利用硬件實(shí)現(xiàn)，可有效解決以上問題。使得產(chǎn)品采集精度和速率大幅提高，靈活性和可擴(kuò)展性得以優(yōu)化。同時(shí)利用FPGA可現(xiàn)場(chǎng)編程的特性可方便實(shí)現(xiàn)系統(tǒng)的遠(yuǎn)程維護(hù)和升級(jí)。

1.多通道數(shù)據(jù)采集器系統(tǒng)架構(gòu)

數(shù)據(jù)采集器主要由6部分組成，它包括兩路A/D轉(zhuǎn)化模塊，F(xiàn)PGA處理模塊，ISA接口模塊，485接口模塊，SPI擴(kuò)展口組成的通信接口選擇模塊。如圖1所示。

圖1

FPGA的主要任務(wù)是生成控制信號(hào)和驅(qū)動(dòng)系統(tǒng)各部分的時(shí)鐘信號(hào)，完成整個(gè)系統(tǒng)的邏輯控制以及A/D轉(zhuǎn)化模塊，485接口，ISA接口，SPI接口芯片組的驅(qū)動(dòng)。

1.1 FPGA芯片概述

FPGA采用了Atlera公司的EP3C25F256。該芯片內(nèi)部包含24624個(gè)邏輯單元，608256bit的RAM存儲(chǔ)器，66個(gè)乘法器，4個(gè)內(nèi)置鎖相環(huán)可用I/O口182個(gè)。由于AD9241轉(zhuǎn)換速率高數(shù)據(jù)無法實(shí)時(shí)上報(bào)可利用內(nèi)部的RAM作為緩存區(qū)儲(chǔ)存數(shù)據(jù)。FPGA預(yù)留SPI總線接口可與單片機(jī)、DSP、ARM等芯片直接連接，用做功能擴(kuò)展、數(shù)據(jù)傳遞，同時(shí)初始化系統(tǒng)。

1.2 485接口模塊

RS485總線采用平衡雙絞線作為傳輸媒介最遠(yuǎn)傳輸距離可達(dá)1219米以上，可實(shí)現(xiàn)系統(tǒng)的遠(yuǎn)程控制和數(shù)據(jù)交互并且能夠進(jìn)行遠(yuǎn)程系統(tǒng)更新升級(jí)，同時(shí)485總線可多機(jī)并聯(lián)，從而能夠?qū)崿F(xiàn)一臺(tái)核心服務(wù)器控制多部數(shù)據(jù)采集器的功能。RS485標(biāo)準(zhǔn)通常作為一種相對(duì)經(jīng)濟(jì)、具有相當(dāng)?shù)皆肼曇种?、相?duì)高傳輸速率、傳輸距離遠(yuǎn)，并且RS485電路控制方便、成本低廉。由于RS485通信距離遠(yuǎn)，傳輸電纜周圍電磁環(huán)境復(fù)雜，所以需要對(duì)485總線進(jìn)行防浪涌，防雷擊保護(hù)，保護(hù)電路如圖2所示。

圖2

電路采取了兩級(jí)防護(hù)方案，其中第一級(jí)氣體放電管GDT用于瀉放大部分電流。中間PTC熔絲電阻為第一級(jí)與第二級(jí)之間的耦合器件，同時(shí)可限制部分電流。第二極保護(hù)采用了鉗位電壓更為精準(zhǔn)的TVS管，將浪涌殘壓將至最低。

1.3 A/D轉(zhuǎn)換模塊

A/D轉(zhuǎn)換模塊采用AD9214芯片，該芯片采集速率最高可達(dá)并行105M，分辨率10位。支持模擬差分信號(hào)輸入，配合單端轉(zhuǎn)差分芯片AD8138可極大的提高A/D模塊的抗干擾能力，芯片接口電路如圖3所示。

圖3

電路中AD8138可將單端信號(hào)轉(zhuǎn)換為差分信號(hào)，提高了小信號(hào)的識(shí)別能力，增強(qiáng)了電路抗干擾能力。

AD9214可通過第13管腳ENCODE控制采樣速率，最高可達(dá)105M，由于采樣速率較高，需要對(duì)D0—D9管腳進(jìn)行等長(zhǎng)走線和控制50ohm阻抗處理AD9214芯片的接口時(shí)序如圖4所示：

圖4

由此可知，主芯片讀取的數(shù)據(jù)為6個(gè)周期前芯片所轉(zhuǎn)化的數(shù)據(jù)，系統(tǒng)啟動(dòng)后需等待6個(gè)時(shí)鐘周期才可采集數(shù)據(jù)

1.4 ISA總線接口

ISA是IBM PC兼容機(jī)上的一種總線，系統(tǒng)時(shí)鐘頻率通常在4.77MHz～8MHz內(nèi)選擇，最高頻率為8.3MHz。當(dāng)今大部分工業(yè)控制計(jì)算機(jī)都設(shè)置了ISA接口，因此用戶通過ISA總線，可方便快捷的在采集器和工控機(jī)之間進(jìn)行數(shù)據(jù)交互。但由于EP3C25F256采用3.3V電源供電，ISA接口的標(biāo)準(zhǔn)電平為5V，F(xiàn)PGA無法直接與ISA總線連接。需外加電平轉(zhuǎn)化芯片NXP的74LVC245。

2.多通道數(shù)據(jù)采集卡邏輯設(shè)計(jì)

2.1 設(shè)計(jì)工具

本設(shè)計(jì)采用Altera 公司提供的 QuartusⅡ作為開發(fā)平臺(tái)。該軟件是綜合性PLD/FPGA開發(fā)軟件，支持原理圖、VHDL、Verilog HDL、AHDL等多種設(shè)計(jì)輸入形式，內(nèi)嵌綜合器和仿真器，同時(shí)為第三設(shè)計(jì)工具提供無縫接口為用戶提供多樣的設(shè)計(jì)工具和設(shè)計(jì)方法。FPGA的主流設(shè)計(jì)語(yǔ)言通常有VHDL和Verilog HDL,由于Verilog HDL使用習(xí)慣更接近于C語(yǔ)言，使用更加簡(jiǎn)單，故本設(shè)計(jì)采用Verilog HDL作為開發(fā)語(yǔ)言。

2.2 系統(tǒng)工作流程圖

數(shù)據(jù)采集卡工作流程如圖5所示。

圖5

3.應(yīng)用與測(cè)試

測(cè)試方法：

圖6

通過ISA總線采集數(shù)據(jù)上報(bào)PC，通過Visual C++等軟件可方便的編寫軟件。接收數(shù)據(jù)后結(jié)果如圖7所示：

圖7

實(shí)測(cè)結(jié)果，與示波器測(cè)量的結(jié)果基本一致，由此看出，本系統(tǒng)能夠完成高速數(shù)據(jù)采集的功能。

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