韓兆芳，虞勇堅

（中國電子科技集團公司第58研究所，江蘇 無錫 214035）

1 引言

由于CMOS集成電路具有靜態(tài)功耗低、溫度穩(wěn)定性好、噪聲容限大及可集成度高等優(yōu)點，在給定的封裝內(nèi)可容納更多的電路，使CMOS成為數(shù)字電路、模擬電路以及同一芯片上構(gòu)成數(shù)字、模擬混合電路的首選技術。雖然CMOS電路具有以上眾多優(yōu)點，但也有一些因自身結(jié)構(gòu)引發(fā)的寄生效應限制了其優(yōu)越性的充分發(fā)揮，隱含于體硅CMOS（指在硅襯底上制作的CMOS）結(jié)構(gòu)中的閂鎖效應就是一個最典型的例子，并且隨著器件尺寸的不斷縮小，閂鎖效應對電路性能的影響將越來越明顯。

2 閂鎖效應機理

在CMOS集成電路中，閂鎖是一種不可避免的寄生效應，對芯片的可靠性產(chǎn)生了很大的影響。閂鎖效應是由存在于襯底和阱中的兩個寄生雙極型晶體管所引起的，這兩個雙極管構(gòu)成一種PNPN寄生可控硅結(jié)構(gòu)，在滿足可控硅觸發(fā)條件下，一旦被觸發(fā)，會導致電源電壓被拉低，同時從電源到地之間會有大電流流過，最終導致電路無法正常工作乃至整個電路芯片燒毀的失效。閂鎖效應往往發(fā)生在芯片中某一局部區(qū)域，通常有兩種情況：一種是閂鎖只發(fā)生在外圍與輸入輸出有關的地方，另一種是閂鎖可能發(fā)生在芯片的任何地方，在使用中前一種情況遇到的較多。

圖1給出了帶有寄生雙極型晶體管的輸出驅(qū)動P阱CMOS反相器結(jié)構(gòu)截面圖。從圖中可以看出，在形成CMOS反相器結(jié)構(gòu)的同時，也不可避免地產(chǎn)生了由寄生雙極晶體管構(gòu)成的PNPN器件，即可控硅（SCR），該可控硅器件由一個橫向的PNP雙極型晶體管和一個縱向的NPN雙極型晶體管組成，即P溝道MOSFET的源（漏）極、N型襯底以及P阱分別為橫向PNP雙極晶體管的發(fā)射極、基極和集電極；N溝道MOSFET的漏（源）極、P阱及N型襯底分別為縱向NPN雙極晶體管的發(fā)射極、基極及集電極。P阱和N襯底分別起兩個作用，N襯底既是橫向PNP管的基區(qū)，又是縱向NPN管的集電區(qū)；同樣，P阱既是縱向NPN管的基區(qū)，又是橫向PNP管的集電區(qū)。這種寄生的縱向NPN晶體管和橫向的PNP晶體管通過P阱和共同的襯底耦合。

圖l P阱CMOS反相器剖面圖

在圖1中，Rsub表示從襯底接觸到橫向PNP管的本征基區(qū)的電阻，Rwell表示縱向NPN管的集電區(qū)到本征基區(qū)的電阻，提取圖1中寄生的雙極晶體管，得到如圖2所示的可控硅簡化等效電路圖。CMOS反相器在正常工作的情況下，寄生的雙極晶體管處在截止狀態(tài)，器件正常工作。對于可控硅正反饋環(huán)路結(jié)構(gòu)，如果有流經(jīng)Rsub的電流注入，使得PNP管的VBE升高，Ic2增大，使得B點的電位VB升高；VB的升高使得NPN管的VBE增大，結(jié)果Ic1增大，結(jié)果導致A點的電位VA下降，PNP管的VBE繼續(xù)增加，如果環(huán)路增益大于或等于1，這種狀態(tài)將持續(xù)下去，直到兩個晶體管完全導通，在電源與地之間形成低阻抗大電流通路，導致器件閂鎖燒毀。

3 P阱深度對閂鎖效應的影響

要觸發(fā)電路寄生的閂鎖效應，必須具備閂鎖效應的觸發(fā)條件，比如電源浪涌電壓峰值超過器件的擊穿電壓，或者輸出或輸入電壓高于VDD或低于GND等，除此以外，還必須要有寄生PNPN結(jié)構(gòu)環(huán)路的電流增益大于l，即：

圖2 可控硅（SCR）結(jié)構(gòu)等效電路圖

在寄生的PNPN可控硅器件中，P阱深度相當于縱向NPN管的基區(qū)寬度WB，且在一般有源區(qū)摻雜濃度高于P阱摻雜濃度2～3個數(shù)量級的情況下，共射極直流增益βNPN與器件結(jié)構(gòu)參數(shù)的關系可近似表示為：

式中DpE、DnB為發(fā)射區(qū)、基區(qū)中少子擴散系數(shù)，LpE、LnB為發(fā)射區(qū)、基區(qū)少子擴散長度，NB、NE為基區(qū)、發(fā)射區(qū)摻雜濃度，WB為基區(qū)寬度，λ為與基區(qū)雜質(zhì)分布情況有關的系數(shù)。

從式（2）中可以看出，NPN管的增益與基區(qū)寬度的平方近似成反比關系，如果將WB即P阱深度加深，可以明顯降低NPN管的增益，從而降低βPNP·βNPN的值，在不增加CMOS反相器的PMOS管和NMOS管間距、不明顯降低芯片集成度的基礎上，增強電路的抗閂鎖性能，提高電路的可靠性。

4 試驗驗證

為了驗證阱深對抗閂鎖性能的影響，選擇一款P阱CMOS工藝的高速接口驅(qū)動電路，在流片進行推P阱工藝時，A樣品只進行一步注入推阱，B樣品分兩步進行注入推阱，其推阱時間明顯長于A樣品，并選擇結(jié)構(gòu)和功能類似的一款國外電路樣品C，根據(jù)JEDEC標準《JESD78D IC Latch-Up Test》規(guī)定，測試三個樣品電路的抗閂鎖性能，測試結(jié)果如表1。

從測試結(jié)果來看，C樣品的抗閂鎖性能為300 mA左右，A樣品抗閂鎖性能僅在150 mA左右，而B樣品則通過了500 mA的測試，B樣品比A樣品高2倍左右。

將樣品縱向剖面染色后，利用掃描電鏡（SEM）測量P阱結(jié)深，C樣品的阱深為4.1 μm左右。利用二次離子質(zhì)譜儀（SIMS）測量剖面阱中硼（B11）離子摻雜濃度的縱向分布，在4.1 μm深度后，硼離子濃度由1015/cm2很快降為1013/cm2，與SEM測量阱深結(jié)果一致。C樣品的阱深SEM測量照片及SIMS測量濃度分布見圖3。

表1 樣品電路Latch-up測試數(shù)據(jù)

圖3 C樣品的阱深及硼離子濃度測量

利用SEM測量A、B兩種樣品的P阱結(jié)深，B樣品的阱深在5.8 μm以上，A樣品的阱深僅為3.2 μm左右，樣品阱深的SEM對比照片見圖4。根據(jù)計算可知，樣品的閂鎖試驗測試值和阱深的平方值近似于線性的正比關系。

P阱結(jié)深增加后，在測量阱反向擊穿電壓時，由于阱最底部的雜質(zhì)濃度略有下降，阱底部耗盡區(qū)寬度相對于阱深增加前有所增大，同時阱邊緣區(qū)域底部的曲率半徑也有所增大，因此阱擊穿電壓會提高一些。器件的其他參數(shù)如寄生電容、寄生電感等均沒有明顯變化，因此對電路的速度、性能影響不大。

在體硅工藝中除了增加阱深外，還可以采用外延片或者溝槽隔離工藝來提升電路的抗閂鎖性能。另外，通過版圖設計技術，如增加少子或多子保護環(huán)、合理布局阱接觸與襯底接觸、加大PMOS管和NMOS管之間的間距等來避免電路產(chǎn)生閂鎖。如果在電路設計完成后，因抗閂鎖性能不足需要改進時，增加阱深只需要增加一塊注入推阱光刻版，相對于其他方法更為方便有效。

圖4 A樣品（左）、B樣品（右）的阱深測量

5 結(jié)束語

隨著CMOS集成電路的飛速發(fā)展，電路規(guī)模和頻率特性不斷提高，器件加工的特征尺寸越來越小，電路的閂鎖效應還會產(chǎn)生新的問題，閂鎖效應的預防問題變得越發(fā)重要。因此需要采用工藝、設計、版圖等各種技術，盡可能地避免、降低或消除閂鎖效應的形成，從而為CMOS電路的廣泛應用奠定基礎。

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