鄧友娥，顏志森

Multisim 10在數(shù)字電路競爭冒險中的仿真分析與應(yīng)用

鄧友娥1，顏志森2*

（1.韶關(guān)學(xué)院物理與機電工程學(xué)院，廣東韶關(guān)512005；2.韶關(guān)學(xué)院學(xué)報編輯部，廣東韶關(guān)512005）

引入Mltisim 10仿真軟件，在虛擬平臺上展現(xiàn)數(shù)字電路競爭冒險現(xiàn)象的過程和實驗仿真.闡述了競爭冒險會破壞電路原有的邏輯功能并使電路產(chǎn)生誤動作，導(dǎo)致數(shù)字系統(tǒng)紊亂的嚴(yán)重后果.實驗仿真教學(xué)直觀、生動、形象，能更好地使理論教學(xué)與實踐相結(jié)合，對培養(yǎng)學(xué)生的學(xué)習(xí)興趣及組合邏輯電路的設(shè)計具有重要的意義.

仿真；數(shù)字邏輯；競爭冒險；Mltisim 10

在科學(xué)技術(shù)高速發(fā)展的今天，對數(shù)字電路的脈沖頻率要求越來越高，脈沖的變化對數(shù)字電路的影響非常敏感［1］.數(shù)字電路有組合邏輯電路和時序邏輯電路兩大部分.組合邏輯電路主要是由門電路組合而成.時序邏輯電路則是由組合邏輯電路和觸發(fā)器電路共同組成.由于組合邏輯電路的設(shè)計都是在輸入、輸出處于穩(wěn)定的邏輯電平下進行的.因此，為了保證組合邏輯系統(tǒng)的可靠性、穩(wěn)定性，有必要研究在輸入信號邏輯電平發(fā)生變化的瞬間電路是怎樣工作的.

在較復(fù)雜的數(shù)字電路系統(tǒng)中，組合邏輯電路由于引線、器件傳輸和變換存在瞬間的延時，信號在輸出端也極有可能出現(xiàn)虛假信號，即過渡干擾脈沖，使邏輯電路產(chǎn)生競爭冒險，輸出錯誤信號，達不到預(yù)定電路的設(shè)計功能.電路出現(xiàn)競爭冒險現(xiàn)象將直接影響，甚至?xí)?dǎo)致整個數(shù)字系統(tǒng)的錯誤工作，結(jié)果出現(xiàn)邏輯紊亂.引入Multisim 10仿真軟件，把理論知識與實際問題有機地結(jié)合，對數(shù)字電路中產(chǎn)生的競爭冒險進行剖析和直觀判斷，從而有效地使學(xué)生在設(shè)計組合電路時，及時發(fā)現(xiàn)和消除競爭冒險.這對達到預(yù)定的設(shè)計目標(biāo)有著實際意義［2］.

1 Multisim 10軟件的應(yīng)用特點

Multisim 10是美國NI公司推出的以Windows為基礎(chǔ)的、具有豐富仿真分析能力的電路設(shè)計和仿真工具軟件.仿真軟件包含了電路原理圖的圖形輸入、電路硬件描述語言輸入方式，提供了龐大的元件數(shù)據(jù)庫.電子電路仿真設(shè)計由Multisim、PCB設(shè)計軟件Ultiboard、布線引擎Autoroute及通信電路分析與設(shè)計4個模塊構(gòu)成.該軟件用于模擬電子電路、數(shù)字電子電路、模擬／數(shù)字混合電路仿真，克服了傳統(tǒng)電子設(shè)計工作的諸多限制.軟件主要特點是：(1)設(shè)計與實驗同步進行，邊設(shè)計邊實驗，修改調(diào)試方便；(2)設(shè)計、實驗用的電子元器件和電子測量儀器、萬用表等基本與實物相同，可完成各種類型的電路設(shè)計與實驗；(3)18種分析軟件可方便地對電路參數(shù)進行測試和分析；(4)直接打印輸出實驗數(shù)據(jù)、測試參數(shù)、曲線和電路原理圖；(5)不消耗實際的元器件，實驗所需元器件的種類和數(shù)量不受限制，實驗成本低、速度快、效率高；(6)設(shè)計和實驗成功的電路可以直接在產(chǎn)品中使用.設(shè)計人員通過Multisim 10軟件、虛擬儀器技術(shù)和PCB設(shè)計，完成從理論到原理圖捕獲與仿真，再到原型設(shè)計和測試這樣一個完整的綜合設(shè)計流程.

2 Multisim 10對數(shù)字電路競爭冒險現(xiàn)象仿真的判斷和分析

競爭冒險是發(fā)生在數(shù)字邏輯電路實際運行中的一種現(xiàn)象［3］.在電路的實際運行中，信號的變化以及電路傳輸延遲的存在都可能造成競爭冒險的產(chǎn)生.引起競爭冒險現(xiàn)象的原因主要因為輸入信號的變化需要經(jīng)過瞬間的過渡時間.當(dāng)輸入端的兩個變量同時向相反狀態(tài)變化并延時，輸出端就極有可能出現(xiàn)過渡的干擾脈沖（尖峰脈沖），稱之為競爭冒險.競爭冒險有兩種情況“1”（高電平）冒險和“0”（低電平）冒險.

2.1 “1”高電平競爭冒險現(xiàn)象的仿真判斷與分析

在軟件平臺構(gòu)建仿真電路，如圖1所示.其中圖1（a）電路由數(shù)字邏輯門和脈沖源構(gòu)成，圖1（b）用仿真雙蹤示波器測量仿真電路的輸入和輸出波形，方波為輸入波形、尖脈沖波形為輸出波形.仿真電路的邏輯表達式Y(jié)=A·Bˉ.理論分析：輸入信號A、B接同一脈沖，當(dāng)輸入脈沖發(fā)生變化時，輸出Y保持不變，即為“0電平”.但是，由于7404N邏輯非門輸出延時，在輸入方波信號A、B的上升沿，對應(yīng)電路輸出Y波形有個正的窄脈沖輸出.電路出現(xiàn)正的窄干擾脈沖是由輸入的原變量A和反變量B同時加入到與門而出現(xiàn)的干擾現(xiàn)象，正的窄脈沖稱之為“1”（高電平）型冒險.

圖1 “1高電平”冒險電路及仿真波形

2.2 “0”低電平競爭冒險現(xiàn)象的仿真判斷與分析

“0”低電平競爭冒險仿真電路如圖2（a）所示.電路的邏輯表達式為Y=A+，理論上分析，無論輸入信號A如何變化，輸出Y保持不變恒為高電平.但是，由于G1邏輯非延時的上升沿要滯后A的下降沿.因此，在瞬間內(nèi)G2門（74LS32N或門）的兩個輸入端都出現(xiàn)A和為兩個互補低電平，電路在輸出端就出現(xiàn)一個負(fù)跳變尖脈沖.從圖2（b）可看到輸入信號A是方波，在方波的下降沿，對應(yīng)的輸出波形有一個負(fù)窄脈沖輸出，這種窄脈沖稱之為“0”（低電平）型冒險.圖2（a）的或門二輸入信號分別由G1門輸出和A輸入，兩個經(jīng)不同時刻到達或門的現(xiàn)象稱為競爭，由此而產(chǎn)生輸出負(fù)跳變脈沖的象稱為冒險.

數(shù)字電路邏輯門在構(gòu)成電路時可以設(shè)定：TTL系列的集成電路，邏輯門的延遲時間為15 ns左右，4 000系列集成電路，邏輯門的延遲時間在100 ns左右［4］.由于Multisim 10仿真軟件設(shè)置邏輯門的延時時間很小，可能競爭冒險仿真效果不夠明顯.仿真設(shè)計電路，邏輯門的上升延遲時間和下降延遲時間默認(rèn)值為15 ns.

圖2 “0低電平”冒險電路及仿真波形

2.3卡諾圖判斷競爭冒險的方法及競爭冒險的消除

組合邏輯電路多變量輸入競爭冒險判斷：畫出邏輯函數(shù)的卡諾圖，當(dāng)卡諾圖中兩個合并最小項的圈相切，各合并最小項的圈各自獨立，不相交時，則可判定組合邏輯電路存在競爭冒險現(xiàn)象.例如：邏輯函數(shù)表達式Y(jié)=A C+BC的卡諾圖，如圖3所示.AB和BC相切，說明該邏輯電路存在競爭冒險.由代數(shù)式分析，當(dāng)A= B=0時，Y=C+C.電路輸出波形將出現(xiàn)很窄的負(fù)跳變競爭冒險.如果在圖3中增加不影響計算結(jié)果的AC（冗余項），邏輯表達式演變?yōu)閅=A C+BC+AC，競爭冒險被消除，達到設(shè)計的目的.

圖3 卡諾圖判斷競爭冒險現(xiàn)象

3 Multisim 10仿真軟件在組合邏輯電路競爭冒險現(xiàn)象中的應(yīng)用

組合邏輯電路由邏輯門組成，只要輸入信號的變化，傳輸?shù)诫娐犯骷夐T，因電路傳輸存在延遲時間而出現(xiàn)信號快慢差異的競爭現(xiàn)象.競爭的結(jié)果是輸出錯誤的冒險信號.如果組合邏輯電路存在競爭就有可能產(chǎn)生冒險，造成輸出的錯誤動作.數(shù)字邏輯電路有組合邏輯電路和時序邏輯電路，它們的基本構(gòu)件是邏輯門，在設(shè)計數(shù)字電路時，就必須充分考慮到競爭冒險是否出現(xiàn)，分析競爭冒險產(chǎn)生的原因并消除競爭冒險，以避免設(shè)計的結(jié)果出現(xiàn)錯誤的信息.

3.1采用與非門實現(xiàn)邏輯電路

對于多輸入的組合邏輯表達式F=AB+ABC+D,電路設(shè)計一般情況下采用與非門來實現(xiàn)邏輯電路，其表達式F=AB·ABC·D，判斷該電路是否存在競爭冒險現(xiàn)象.

在軟件平臺上構(gòu)建仿真電路，集成芯片采用74LS00、74LS04、74LS10構(gòu)成組合邏輯電路，如圖4（a）所示.輸入A、C、D信號置高電平，輸入信號B端輸入1 kHz方波信號，用示波器觀察輸入、輸出信號波形.由表達式可知，理論上不考慮引線和邏輯門的延時，且電路處于穩(wěn)定狀態(tài)時，無論輸入信號B如何變化，輸出保持不變且恒為1（高電平）.但在實際的組合邏輯電路中，因為邏輯門存在傳輸?shù)难舆t，信號在各路徑上的傳輸時間不同，電路出現(xiàn)了競爭冒險現(xiàn)象.仿真波形如圖4（b）所示.輸入方波信號，在方波的下降沿，電路的輸出端出現(xiàn)負(fù)的窄脈沖，判斷該組合邏輯電路輸入信號B存在“0”（低電平）型冒險.如果不加以消除，則設(shè)計的電路達不到預(yù)計的結(jié)果.

圖4 組合邏輯仿真電路及波形

此外，在TTL集成邏輯門設(shè)計中，應(yīng)將多余輸入端接高電平，即通過限流電阻與電源相連接，或通過大電阻（大于1 kΩ）接到地，這也相當(dāng)于輸入端外接高電平.當(dāng)TTL門電路的工作速度不高時，信號源驅(qū)動能力較強，多余輸入端也可與使用的輸入端并聯(lián)使用.避免外界的干擾，破壞電路的邏輯功能.

3.2 Multisim 10軟件在消除競爭冒險仿真電路中的應(yīng)用

競爭冒險的存在會導(dǎo)致數(shù)字電路系統(tǒng)出現(xiàn)錯誤動作，設(shè)計輸出的結(jié)果發(fā)生偏離.因此，必須消除競爭冒險現(xiàn)象.消除競爭冒險的方法有：修改邏輯設(shè)計（增加冗余項）、脈沖選通、并聯(lián)小電容（4～50pf）等方法.

（1）并聯(lián)小電容：組合邏輯電路中由競爭冒險產(chǎn)生的尖峰脈沖有大量的高頻成分.因此，在電路輸出端并接微法級的小電容，構(gòu)成低通濾波，起到平波的作用，抑制尖峰脈沖，消除輸出端邏輯錯誤的可能.該電路簡單易行，但會導(dǎo)致輸出波形上升或下降沿變緩.對于時序邏輯電路產(chǎn)生的競爭冒險現(xiàn)象，采用將小電容并聯(lián)在產(chǎn)生競爭冒險電路的輸入端，即可消除競爭冒險現(xiàn)象對數(shù)字系統(tǒng)性能所造成的影響.

（2）選通法：選通法是組合邏輯電路消除競爭冒險的一種方法.在電路上加上一個選通信號，輸入信號發(fā)生變化時，輸出端與電路斷開.當(dāng)電路達到新的穩(wěn)定狀態(tài)之后，選通信號工作，電路不需增加元件，在輸出端就能抑制干擾脈沖的出現(xiàn)［5］.但是，輸出信號將變?yōu)槊}沖信號，且脈沖寬度與選通脈沖寬度相同.因此，設(shè)計者必須考慮到脈沖與輸入信號同步，對選通脈沖寬度和加入的時間有較高的要求.

（3）修改邏輯設(shè)計（增加乘積項）：組合邏輯電路表達式為F=AB+ABC+D，當(dāng)A=C=D=1，F(xiàn)=B+B=1，互補項相加相加等于1，構(gòu)成了競爭冒險產(chǎn)生的條件.只要修改邏輯設(shè)計，增加不影響計算結(jié)果的冗余項AC，直接修改邏輯電路函數(shù)表達式F=AB+ABC+D+AC，當(dāng)A=C=D=1時，F(xiàn)=B+B+1，不會出現(xiàn)只有互補項相加的結(jié)果，消除了競爭冒險現(xiàn)象.

圖5（a）電路通過修改邏輯設(shè)計，增加冗余項AC.圖5（b）輸出波形為高電平，沒有出現(xiàn)窄的尖峰干擾脈沖.該邏輯電路用與非門的形式實現(xiàn)F=AB+ABC+D+AC=AB·ABC·D·AC.該方法常用于組合邏輯電路的設(shè)計，增加冗余項用卡諾圖的方法簡單，且易排除競爭冒險.

圖5 消除競爭冒險電路及波形

4 結(jié)語

競爭冒險是數(shù)字電路中存在的一種現(xiàn)象［6］.采用Multisim 10仿真軟件平臺構(gòu)建數(shù)字組合邏輯電路設(shè)計實驗，直觀地展示所設(shè)計電路是否存在競爭冒險現(xiàn)象，揭示了組合邏輯電路競爭冒險發(fā)生現(xiàn)象和產(chǎn)生機理.從仿真示波器顯示的結(jié)果看，只要有競爭冒險，邏輯電路的輸出就出現(xiàn)干擾窄脈沖，造成錯誤的信號，引起邏輯紊亂，影響設(shè)計結(jié)果.對于多輸入的組合邏輯電路用卡諾圖的方法，找到冗余項消除尖峰干擾脈沖.對于時序邏輯電路設(shè)計中用到的與門、與非門，通常采用并聯(lián)小電容的方式來消除競爭冒險.由于軟件仿真電路與實際的電路工作狀態(tài)的主要差異是，邏輯門的傳輸延遲時間是設(shè)定默認(rèn)值，設(shè)計者要自行重新設(shè)定.應(yīng)用仿真軟件把理論教學(xué)與實驗教學(xué)融為一體，極大地調(diào)動了學(xué)生的學(xué)習(xí)興趣，可為培養(yǎng)創(chuàng)新型設(shè)計奠定良好基礎(chǔ).

［1］丁偉，關(guān)宇，馬麗梅，等.基于multisim的組合電路中競爭冒險的仿真分析［J］.工業(yè)和信息化教育，2013（8）：9.

［2］趙波．Multisim在競爭冒險教學(xué)中的應(yīng)用［J］．現(xiàn)代電子技術(shù)，2010，318(7):166-168．

［3］石飛飛，孫琳琳.數(shù)字電路中競爭冒險現(xiàn)象的判斷和消除方法［J］.科技資訊，2010（21）：130-131.

［4］吳炎波，鄧冠群.數(shù)字電路中競爭冒險現(xiàn)象的分析和研究［J］.科技創(chuàng)新導(dǎo)報，2011（12）：9.

［5］周濤,張銳敏.基于multisim 10的電子電路計算機仿真分析與應(yīng)用［J］.科技信息，2008（18）:62-63.

［6］聶典,丁偉.基于multisim 10計算機仿真在電子電路設(shè)計中的應(yīng)用［M］.北京:電子工業(yè)出版社，2009．

Research on the application of Multisim 10 in race and competition in digital circuit

DENG You-e1，YAN Zhi-sen2*
（1.School of Physics and Mechanical&Electrical Engineering; 2.Editorial Department of Journal,Shaoguan University,Shaoguan 512005,Guangdong,China）

In this paper，the phenomenon of race and competition in digital circuit was simulated with Multisim 10 will destroy the logic function of the circuit，so the digital circuit will generate the error signal．The method of experiment simulation teaching is intuitive，vivid，imagery，which has three advantage，the first one is integration of theory with practice，the second one is that it will help to inspire the students，and the third one is that it will be positive in combinational logic circuit design.

experiment simulation；digital circuit；race and competition；Multisim 10

TP391.9

A

1007-5348（2014）12-0023-05

（責(zé)任編輯：李婉）

2014-03-29

韶關(guān)學(xué)院第十二批校級教育教學(xué)改革研究項目（SYJY121117）.

鄧友娥（1956-），女，江西臨川人，韶關(guān)學(xué)院物理與機電工程學(xué)院高級實驗師，主要從事電子技術(shù)教學(xué)與實驗研究.*通訊作者.