錢宏文，陳珍海，于宗光

(中國電子科技集團(tuán)第58研究所，無錫 214035)

0 引 言

近年來，高速高精度的模數(shù)轉(zhuǎn)換器(ADC,analog to digital converter)在高清視頻、3G通信、醫(yī)療器械，以及雷達(dá)等領(lǐng)域得到了廣泛的應(yīng)用，在流水線ADC的諸多實現(xiàn)技術(shù)中，開關(guān)電容技術(shù)一直是應(yīng)用最為廣泛的實現(xiàn)方式。隨著CMOS工藝技術(shù)的不斷進(jìn)步，通過采用各類新穎的設(shè)計技術(shù)，基于傳統(tǒng)開關(guān)電容技術(shù)的流水線ADC已經(jīng)可以達(dá)到16位160 MSPS以上[1,2]。

采樣保持電路處于流水線ADC的最前端，用于完成對模擬信號由連續(xù)到離散的轉(zhuǎn)換過程。其性能是整個轉(zhuǎn)換器的最高性能，并且具有不可修正性，是制約Pipeline ADC系統(tǒng)速度、精度和線性度指標(biāo)優(yōu)勢的瓶頸[3]。根據(jù)奈奎斯特采樣定理，隨著輸入信號頻率與采樣時鐘頻率的大幅度提高，采樣保持電路的響應(yīng)速度也需要進(jìn)行相對應(yīng)地提高；而其響應(yīng)速度提升的核心工作和限制就是開關(guān)電容技術(shù)所依賴的高增益帶寬積運算放大器的響應(yīng)速度和精度的提高。在標(biāo)準(zhǔn)的CMOS工藝條件下，該類運算放大器的性能的提升遇到了越來越多的限制。采用中頻欠采樣技術(shù)可以極大降低采樣保持電路的響應(yīng)速度要求[4,5]。

1 采樣保持電路結(jié)構(gòu)

采樣保持電路是流水線ADC的與片外模擬信號聯(lián)系的最前端模塊，是流水線ADC設(shè)計過程中至關(guān)重要的環(huán)節(jié)，其性能將會很大程度上限制整體ADC動態(tài)特性。目前高速、高精度的采樣/保持電路主要有電荷重分配型和電容翻轉(zhuǎn)型兩種結(jié)構(gòu)。

電荷重分配型采樣/保持電路一共需要4個電容來完成工作：2個采樣電容和2個反饋電容。在輸入和輸出端各有一個共模電壓，因此可以設(shè)計讓輸入和輸出端的共模不同，這樣減輕了對運算放大器共模電平設(shè)計的難度。但電荷重新分配式采樣/保持電路需要四個大電容才能獲得足夠的線性度要求，這樣，將會占用很大的面積，并增加成本。還需要將采樣電容與反饋電容的值設(shè)計為相等，為使反饋系數(shù)很小，還對運算放大器頻率參數(shù)特性的要求更加苛刻。而電容翻轉(zhuǎn)型采樣/保持電路只需電荷重新分配式一半的電容，且反饋系數(shù)接近于1，減小了運算放大器單位增益帶寬的要求。設(shè)計中采樣前端的速率達(dá)到250 MSPS，對于運算放大器的帶寬要求極高，為降低運算放大器單位增益帶寬要求，因此采樣前端采用的設(shè)計方案是采用全差分底板采樣的電容翻轉(zhuǎn)式結(jié)構(gòu)[7]，如圖1所示。

圖1 采樣保持SH電路的結(jié)構(gòu)

圖1中Φ1和Φ2是兩相互不交疊時鐘。實際的開關(guān)不能完全消除時鐘饋通效應(yīng)和溝道電荷注入對電路的影響，所以當(dāng)開關(guān)斷開和閉合時，開關(guān)電路就會產(chǎn)生電荷的注入或抽取。當(dāng)采樣電容較小的時候，電荷的注入和抽取會影響采樣精度。為解決這個問題，研究中通過引入輔助時鐘Φ1’來配合主時鐘進(jìn)行采樣保持，以消除由于電荷的注入或抽取給電路帶來的影響。

2 關(guān)鍵電路實現(xiàn)

2.1 SHA

對于開關(guān)電容型流水線ADC電路來說，采樣保持電路與MDAC電路最核心的模塊是高性能的運算放大器，運算放大器的設(shè)計主要是在精度、速度和功耗三方面指標(biāo)的折中設(shè)計和考慮。所設(shè)計的12位流水線ADC采樣時鐘為250 MHz，故其轉(zhuǎn)換周期為4 ns。由于雙向非交疊時鐘的因素，實際中留給信號保持的時間小于2 ns，要獲得12位的精度運算放大器需達(dá)到80 dB增益和2.5 GHz的單位增益帶寬。

為獲得足夠的增益指標(biāo)，同時最大化模擬信號擺幅，該研究所用運放采用兩級全差分結(jié)構(gòu)，如圖2所示。第一級采用套筒式結(jié)構(gòu)，為了獲得足夠的相位裕度，第一級與第二級之間采用米勒補償技術(shù)。圖2(a)為設(shè)計的兩級式運算放大器結(jié)構(gòu)圖。為了獲得大帶寬，采用NMOS管作為輸入對管。第一級和第二級電路分別采用了各自的共模反饋電路，共模反饋形式為連續(xù)時間方式，以取得最快速度。圖2(b)為該運放的仿真結(jié)果，可以看出增益為80 dB,單位增益帶寬達(dá)到了3 GHz。

圖2 采樣保持運放

2.2 中頻采樣開關(guān)

對于采樣開關(guān)的實現(xiàn)通常采用柵壓自舉開關(guān)，柵壓自舉開關(guān)電路，如圖3所示。

圖3 柵壓自舉開關(guān)電路

圖3(a)為基本柵壓自舉開關(guān)，該開關(guān)的導(dǎo)通電阻可表示為

從暴雨發(fā)生的風(fēng)場背景來看,蒼南地區(qū)8日20時(圖2a)850 hPa仍為偏東氣流,流場速度<12 m/s,到9日08時(圖2b),研究區(qū)域上空已轉(zhuǎn)為東南氣流,風(fēng)速>12 m/s,低空急流軸壓至,說明東南風(fēng)急流在8日20后開始逐漸建立,蒼南位于低空急流出口區(qū)的右側(cè),十分有利于上升運動。到9日20時(圖2c)雖風(fēng)速所有減弱,但仍維持東南氣流,與實況中降水仍持續(xù)相符合。到10日08時(圖2d),急流形勢維持但對應(yīng)的風(fēng)向已轉(zhuǎn)為偏南風(fēng),說明水汽輸送渠道變?nèi)?對應(yīng)的降水實況為間歇性小的陣性降水。

(1)

研究中采用的高線性度CMOS自舉開關(guān)電路如圖3(b)所示，其對圖3(a)所示基本自舉開關(guān)的主要改進(jìn)是：保持圖3(a)所示開關(guān)連接方式不變，增加了一個由MOS管M11和M12構(gòu)成的采樣MOS開關(guān)管襯底電壓切換電路，消除了襯底偏置電壓VSB相關(guān)的非線性特性，以進(jìn)一步提高線性度。

電路工作原理如下：時鐘CK為高電平時， M2、M6導(dǎo)通，M7截止，M4導(dǎo)通，使得M1也導(dǎo)通；電路通過M1和M2對電容C1充電，使得電容C1兩端的電壓接近電源電壓VDD，從而在電容Cl上存儲了VDD*C1的電量；同時，M11截止，M12導(dǎo)通，采樣開關(guān)MOS管Ms截止，Ms襯底接地。當(dāng)時鐘CK從高變低時， M2、M6截止，M7導(dǎo)通，M4導(dǎo)通；電源通過M4、M7對結(jié)點G的對地寄生電容充電，使得結(jié)點G電壓升高，MOS管M1截止，M5、M3導(dǎo)通；輸入信號通過M3抬升電容C1下極板電壓直到其值等于輸入電壓Vin；由于電容C1上存儲的電荷在時鐘CK變化過程中沒有放電回路，存儲在其上的電荷保持不變，電容Cl上極板的電壓就會同步上升，直到其值等于VDD+Vin，開關(guān)管Ms柵源電壓為電源電壓VDD；同時，M12截止，M11導(dǎo)通，采樣開關(guān)MOS管Ms導(dǎo)通，Ms襯底接輸入節(jié)點Vin，這樣MOS管Ms的襯偏電壓對其閾值電壓的影響被消除(VSB=0)。

根據(jù)式(2)，此時導(dǎo)通電阻為

(2)

比較式(2)和式(1)，可以看出改進(jìn)的自舉開關(guān)的導(dǎo)通電阻Ron只與電源電壓Vdd、MOS管載流子遷移率un、單位面積柵氧化層電容Cox、MOS管寬長比W/L和MOS管襯偏電壓為0時閾值電壓Vth0有關(guān)，因此具有更高的線性度。

將圖3(b)和圖3(a)所示自舉開關(guān)分別作為采樣開關(guān)應(yīng)用于圖1所示采樣電路進(jìn)行仿真，仿真條件、輸入信號和采樣信號保持不變。兩個開關(guān)對應(yīng)的MOS管取相同的尺寸。對兩種開關(guān)采樣結(jié)果做FFT頻譜分析得到輸出頻譜，如圖4所示?？梢钥闯鰣D3(b)開關(guān)的SFDR為116.7 dB，比圖3(a)開關(guān)的101.5 dB高了約15 dB，說明本文改進(jìn)的自舉開關(guān)比傳統(tǒng)的白舉開關(guān)有更好的線性度。

圖4 FFT結(jié)果對比

3 測試結(jié)果

一個12位250MSPS流水線ADC芯片電路的實物放大照片，如圖5所示，電路采用0.18 μm 1P5M 1.8 V CMOS工藝，具體關(guān)鍵模塊的布局如圖中所示。所設(shè)計的SHA電路運用于該ADC電路的最前端，整個ADC電路功耗為320 mW，而SHA電路的功耗為58 mW。

圖5 流水線ADC芯片照片

運用了所設(shè)計的12位250MSPS流水線ADC的典型FFT測試結(jié)果，如圖6所示，輸入為20 MHz正弦信號，峰峰值為2 V，幅度為-1 dBm，測得SNR為69.92 dB，SFDR為81.17 dB。ADC在250 MHz全速采樣條件下模擬輸入帶寬特性，如圖7所示，可以看出ADC模擬-3 dB帶寬達(dá)700 MHz以上?？梢钥闯?，所設(shè)計的ADC在未采用數(shù)字校準(zhǔn)技術(shù)條件下達(dá)到了非常不錯的動態(tài)性能。

圖6 ADC性能FFT測試曲線

圖7 ADC動態(tài)性能隨輸入信號頻率變化曲線

4 結(jié) 語

設(shè)計了一種基于標(biāo)準(zhǔn)CMOS工藝的具有欠采樣功能的高速采樣保持電路。此電路可以完成信號頻率高于時鐘頻率的采樣過程，同時，其輸出可以直接應(yīng)用在高速的模數(shù)轉(zhuǎn)換器中。對于固定帶寬的輸入信號，采用的欠采樣技術(shù)極大地提高了模數(shù)轉(zhuǎn)換器的輸入信號頻率的范圍，可以廣泛應(yīng)用在中頻采樣系統(tǒng)中。

[1] AHMED M A ALI,MORGAN A,DILLON C.,et al.A 16-bit 250-MS/s IF Sampling Pipelined ADC with Back-ground Calibration[J].IEEE J.Solid-State Circuits,2010,45(12)：2612-2613.

[2] PAYNE R,CORSI M,SMITH D,et al.A 16-Bit 100 to 160 MS/s SiGe BiCMOS Pipelined ADC With 100 dBFS SFDR[J].IEEE J.Solid-State Circuits,2010,45(12):2613-2622.

[3] CENTURELLI F，MONSURR6 P，PENNISI S，et al．Design solutions for sample-and-hold circuits in CMOS nanometer technologies[J]．IEEE Transactions on Circuits and Systems-II：Express Briefs，2009，56(6)：459-463.

[4] SUMANEN L.Pipeline Analog-to-Digital Converters for Wide-Band Wireless Communications[D].Finland:Helsinki University of Technology，2002.

[5] HISTORY R G.Trends in Analog Circuit Challenges at the System Level[C]//2010 International Symposium on Electronic System Design(ISED),2010:24-24.

[6] CHEN ZHENHAI,QIAN HONGWEN,HUANG SONGREN,et al.A 68mW 10-bit 250MSPS Time-Interleaved Charge Domain Pipelined ADC[J].Journal of Semiconductors,2013,34(6):035006-1.

[7] HAITAO WANG，HUI HONG，LINGLING SUN，et a1．A sample-and-hold circuit for 10-bit 100MS/s pipelined ADC[C]∥IEEE International Conference on ASIC(ASICON)．Xia Men，China：IEEE，2011：480-483.