高杰

(中國電子科技集團公司第54研究所 河北 石家莊 050081)

小步進、低相躁、寬頻帶是鎖相環(huán)設計中相互矛盾的幾個指標，小步進要求低鑒相頻率、低鑒相頻率導致分頻值的增大從而惡化相位噪聲，寬頻帶意味著VCO的品質因數(shù)低，導致VCO開環(huán)相位噪聲的惡化[1]。解決這一矛盾的方案有DDS+PLL、混頻環(huán)、小數(shù)分頻等。對于極小的頻率步進要求，混頻環(huán)方案不再可行。小數(shù)分頻方案因為其固有的雜散問題長期以來并沒有在高性能寬帶頻綜中得到應用。Hittite公司48bit∑-Δ調制PLL套片HMC983、HMC984的推出，使得小數(shù)分頻方案在小步進、高解析度、寬頻帶頻率綜合器中的應用成為可能。

1 幾種小步進寬帶頻率合成方案的優(yōu)缺點比較

1)DDS+PLL的方案

優(yōu)點：頻率步進小、切換時間短、相位噪聲指標高、頻率解析度高。

缺點：成本高，結構復雜、DDS本身需要配置高性能的時鐘環(huán)路做參考入，DDS無雜散頻率范圍窄，需引入混頻器擴展頻率范圍，需要濾波器濾除組合頻率干擾。

2)混頻環(huán)的方案

優(yōu)點：相位噪聲指標高、功耗低；

缺點：頻率解析度低、需要多個混頻器、需要高性能濾波器濾除組合頻率干擾。

3)小數(shù)分頻方案

優(yōu)點：成本低，結構簡單、頻率解析度高，輸出只需要諧波濾波器，切換時間短；

缺點：存在鑒相頻率的整數(shù)邊界點雜散。

2 小數(shù)分頻雜散來源

1)鑒相器產(chǎn)生的雜散：低鑒相頻率下由電荷泵的漏電流產(chǎn)生，高鑒相頻率下由電荷泵的源電流（Source current）和匯電流（Sink current）的適配程度決定；

2)小數(shù)頻率步進雜散：瞬時相位突變調制VCO后會產(chǎn)生小數(shù)部分的整數(shù)倍或整分數(shù)倍的雜散，可以通過使用∑-Δ調制、增加環(huán)路濾波器的級數(shù)和添加隨機性來解決；

3)整數(shù)邊界點雜散：鑒相頻率的諧波和VCO之間的交叉調制產(chǎn)生，距離整數(shù)頻點越近雜波抑制越高。

3 使用可調參考源擴展無整數(shù)邊界點雜散的頻率范圍

整數(shù)邊界點雜散會影響到輸出的頻率的無雜散范圍。如果我們使用50 MHz頻率作為鑒相頻率,在50 MHz的整數(shù)倍的附近都會產(chǎn)生整數(shù)邊界點雜散，距離整數(shù)邊界點越近雜散越高。使用可調參考源可以擴展無雜散的頻率范圍。

1)可調參考源的選擇和實現(xiàn)方法

交替使用不同的參考源可以在較大的范圍內避開整數(shù)邊界點雜散。試驗表明距離整數(shù)邊界的2 MHz以外的頻點自身交調出的雜散較小，另外環(huán)路濾波器對其的抑制也大幅增加，可以不再考慮。輸出無雜散的最大范圍是可調頻率的最小公倍數(shù)。表1給出了幾種可調參考源的組合和適用范圍。在小數(shù)分頻頻率芯片N（整數(shù)分頻數(shù)）最小值允許的情況下應該選擇盡可能高的鑒相頻率，因為∑-Δ調制產(chǎn)生的噪聲隨鑒相頻率的升高會大幅降低，較高的鑒相頻率有利于取得更好的遠端相位噪聲。

表1 可調參考頻率與輸出無雜范圍的關系Tab.1 The relation of a tunable reference and spur free boundary

可調參考源使用Hittite公司的寬帶VCO＋PLL的鎖相環(huán)芯片HMC830來實現(xiàn)[2-3]，圖1給出了實現(xiàn)47.5 MHz、50 MHz可調參考源的原理框圖，在HMC830外圍添加電源和環(huán)路濾波器即可實現(xiàn)上述方案。

圖1 使用HMC830實現(xiàn)可變參考Fig.1 A tunable reference based on HMC830

2）可調參考源的使用對輸出相位噪聲的惡化

對晶振頻率倍頻后再分頻實現(xiàn)可調參考的過程中，由于PLL的引入，不可避免的會惡化參考源的相位噪聲。以下使用Hittite PLL Design工具分析了參考源相噪惡化的程度以及這種惡化對最終輸出的相位噪聲的影響。

仿真輸入條件：

①使用圖1中的方案產(chǎn)生可調參考頻率，50MHz晶振的相位噪聲如表2所示。

表2 使用可調參考源輸出相位噪聲惡化仿真結果Tab.2 Phase noise deterioration of a tunable reference

②假設最終輸出頻率為1 900 MHz頻率；

③使用無源環(huán)路濾波器。

圖2給出了直接將50 MHz晶振倍頻到1 900 MHz附近的相位噪聲曲線（芯片工作在整數(shù)模式）。

圖3給出了分頻后再通過FPLL倍頻到1 900 MHz附近的相位噪聲曲線（芯片工作在小數(shù)模式）。

表2中列舉了使用可調參考與未使用可調參考的相位噪聲的對比值。

根據(jù)仿真結果知道，使用可調環(huán)路會造成1～100 kHz間的最終輸出的相位噪聲值的惡化，但是惡化的程度不大，用輕微的相位噪聲的惡化來換取輸出頻率的范圍的大幅擴展是不錯的選擇，在相位噪聲要求更為嚴格的應用中，可以通過使用更低基底噪聲的PLL的芯片（eg：HMC704），配合超低相位噪聲的CRO、和分頻器來實現(xiàn)相位噪聲更低的可調參考源。

3)可調參考源與小數(shù)分頻環(huán)路的隔離問題

圖2 晶振直接倍頻后相噪曲線Fig.2 PLL of crystal oscillator phase noise

圖3 使用可調參考源相噪曲線Fig.3 FPLL of a tunable reference phase noise

設計中如果可調參考源與小數(shù)分頻環(huán)路的隔離不佳會導致產(chǎn)生可調參考源的整數(shù)PLL環(huán)路中的鑒相頻率泄漏到小數(shù)分頻環(huán)路中與VCO交調產(chǎn)生相應的雜散，導致在鑒相頻率整數(shù)倍的邊界點處仍然會有較高的雜散出現(xiàn)。增加隔離兩個環(huán)路之間的隔離可以解決以上問題。需要重點考慮以下方面的問題：

①電源隔離：可調參考源環(huán)路與小數(shù)分頻使用各自獨立的穩(wěn)壓塊，增加能夠抑制可調參考環(huán)鑒相頻率的EMC濾波器，盡量使用穿芯電容饋電；

②控制線隔離：可調參考源環(huán)路與小數(shù)分頻使用各自獨立的微控制器，在微控制器間之間的連線上增加能夠抑制可調參考環(huán)路鑒相頻率的EMC濾波器；

③空間隔離：加密隔腔之間的蓋板釘，腔體間的射頻信號采用同軸電纜連接。

4 小數(shù)分頻的頻率解析度

小數(shù)分頻模式輸出小數(shù)部分頻率的表達式如下[4-5]：

Ffrac：小數(shù)部分的輸出頻率；

Nfrac：∑-Δ調制的位數(shù)的取值；

N：芯片中∑-Δ調制的最大位數(shù)；

根據(jù)上面的公式知道，輸出的頻率的解析度取決于鑒相頻率和N值，頻率越低、調制的位數(shù)越高頻率解析度就越高。以100 MHz的鑒相頻率為例，表3中列舉了不同小數(shù)分頻芯片能夠達到的解析度。表3給出的解析度需要對Nfrac做四舍五入的處理，如果直接取整，頻率精度會惡化一倍。

表3 小數(shù)分頻的頻率解析度Tab.3 Frequency resolution based on FPLL

5 小數(shù)分頻的鎖定檢測窗口設置

溫度的變化對于小數(shù)分頻模式下鎖定指示有一定的影響，常溫下鎖定的環(huán)路，在高、低溫下有可能會出現(xiàn)鎖定報失鎖的情況，這就需要的合理的設置鎖定檢測窗口（Lock Detect Window）的值。只有當Average Phase Offset的設置值滿足鎖定指示發(fā)生的條件在鎖定檢測窗口 （Lock Detect Window）的時間內發(fā)生，鎖定指示功能才能正常運行[5-6]。

下面以鑒相頻率為100 MHz，輸出頻率為6 000 MHz左右，Icp＝2 500 mA為例進行計算合理檢測窗口設置；

TVCO=VCO輸出周期（VCO period at the PLL feedback into the prescaler）

Fcomp=鑒 相 頻 率 （The comparison frequency in the Phase Detector(PD)）

PDperiod=鑒相周期（The Phase Detector period）

CPO=CP 偏置電流（Charge Pump offset current）

ICP=CP 電流（Charge Pump gain current）

Offsetavg=Average Phase Offset

Offsetnominal=Nominal Phase Offset

Geometricmean=Geometric mean calculation of optimal lock detect window

LDwindow=Lock Detect Window size

步驟1：計算最優(yōu)的CPO

已知：TVCO=1/6 GHz=0.1167ns;Fcomp=100 MHz;ICP=2 500μA;

CPO=(2 ns+4·TVCO)·(Fcomp)(ICP)=666.7 μA；

根據(jù)手冊CPO的最大值為635μA；

步驟2：根據(jù)CPO的設置值，計算 Offsetavg、Offsetnominal、Geometricmean

Offsetavg=（CPO/ICP）· PDperiod= (635/2500)·10ns=2.54

The nominal phase offset and geometric mean calculations take into account changes that occur in temperature(+25%for 85°C or-25%for-40°C)range and are therefore used for optimal lock detect window size selection

Offsetnominal=Offsetavg·25%=3.175ns

Geometricmean=Offsetnominal×PDperiod =5.63ns

步驟3:查表確定數(shù)字鎖定窗口的設置寬度

對照表4中時間值選擇6.5 ns作為鎖定檢測窗口的寬度。

步驟4：核實設置的窗口寬度是否滿足要求

表4 HMC984小數(shù)模式下鎖定指示窗口的選擇Tab.4 Selecting lock detect window at FPLL mode of HMC984

高溫下窗口的偏移量小于鑒相周期

LDwindow×1.25=6.5×1.25=8.125＜ PDperiod=10ns

低溫下窗口的偏移量大于鑒相周期

LDwindow ×0.75=6.5×0.75=4.875 ＞ Offsetnominal=3.175ns

6 試驗結果

使用上述方案在6 GHz左右做帶寬為600 MHz，步進為1 kHz的鎖相鎖，相位噪聲和雜散如表5所示。

表5 C波段頻綜實測相位噪聲和雜散Tab.5 C band Frequency Synthesizer phase noise and spur

7 結論

該設計方案簡化了寬頻帶小步進頻率綜合器的設計方案，減少了傳統(tǒng)DDS混頻方案中濾波器的大量使用，給出了避免整數(shù)邊界的點雜散的方法，同時由于使用了較高的鑒相頻率使得環(huán)路濾波器的帶寬可以適當放寬，使用普通的VCO也可以達到接近YIG振蕩器的PLL相噪指標。對低成本實現(xiàn)高性能寬帶小步進頻率綜合器是一種有益的探索。環(huán)境試驗和實際聯(lián)試考機表明該設計方案工作穩(wěn)定可靠，滿足設計指標要求。

[1]Alexander Chenakin.Frequency Synthesizers Concept to Product[M].Massachusetts:ARTECH HOUSE,2011.

[2]Hittite Integrated Products.HMC830 Datasheet[EB/OL].[2011-12].http://www.hittite.com/content/documents/data_sheet/hmc8301p6g.pdf.

[3]Hittite Integrated Products.HMC983 Datasheet[EB/OL].(2011-03）.[2012-01].http://www.hittite.com/content/documents/data_sheet/hmc983lp5.pdf.

[4]Hittite Product Application Note.PLLs WITH INTEGRATED VCO-RF APPLICATIONS PRODUCT&OPERATING GUIDE[EB/OL].[2011-03].http://www.hittite.com/content/documents/operating_guide/synth_operating_guide_rf_vcos.pdf.

[5]Hittite Integrated Products.HMC984 Datasheet[EB/OL].[2012-01].http://www.hittite.com/content/documents/data_sheet//hmc984lp4e.pdf.

[6]Hittite Product Application Note.Lock Detect Control of PLLs-VCOs[EB/OL].[2011-03].http://www.hittite.com/content/documents/application_notes/Lock_Detet_Control_of_PLLs-VCOs_v01.0311.pdf.