曹 沅

（揚(yáng)州萬(wàn)方電子技術(shù)有限責(zé)任公司 揚(yáng)州 225006）

1 引言

調(diào)頻FM（Frequency Modulation）信號(hào)是將發(fā)送的信息映射為載波的頻率變化函數(shù)的模擬調(diào)制方式。與AM 模擬調(diào)制方式相比FM 具有抗干擾和抗噪聲性能好，發(fā)射機(jī)可以使用高效率的非線(xiàn)性功放調(diào)制信息功率利用率高，接收機(jī)可使用限幅器消除和濾波器改善信噪比無(wú)需復(fù)雜的AGC電路接收性能好。但缺點(diǎn)是FM 信號(hào)占用的帶寬比AM 信號(hào)寬，發(fā)射接收設(shè)備較AM 復(fù)雜成本較高［1］。盡管如此由于FM 具有的優(yōu)勢(shì)還是在FM 立體聲廣播、集群調(diào)度通信、對(duì)講機(jī)、近距離遙控通信等方面得到了廣泛的應(yīng)用。隨著無(wú)線(xiàn)通信技術(shù)的發(fā)展使得FM 系統(tǒng)設(shè)備的集成度逐步提高，體積和功耗逐步下降，設(shè)備成本也逐漸降低。軟件無(wú)線(xiàn)電技術(shù)的出現(xiàn)更是使得FM 調(diào)制解調(diào)的技術(shù)實(shí)現(xiàn)了飛躍。傳統(tǒng)的FM 調(diào)制采用VCO 直接調(diào)頻法或調(diào)相的間接調(diào)頻法，接收則采用LC諧振回路鑒頻的方法，并且有一些專(zhuān)用的FM 調(diào)制解調(diào)的芯片可以用來(lái)實(shí)現(xiàn)FM 收發(fā)系統(tǒng)。但隨著FM 專(zhuān)用芯片的逐漸停產(chǎn)和片上系統(tǒng)SOC（system on chip）的出現(xiàn)FM 調(diào)制解調(diào)的電路成了SOC 的一部分如調(diào)頻廣播收音機(jī)、對(duì)講機(jī)成了“單片機(jī)”，因此在一些特定單獨(dú)的FM 應(yīng)用場(chǎng)合出現(xiàn)了無(wú)芯片支持系統(tǒng)實(shí)現(xiàn)的困難。本文正是基于這樣一種特殊的FM 應(yīng)用采用軟件無(wú)線(xiàn)電技術(shù)實(shí)現(xiàn)FM 調(diào)制解調(diào)。

2 硬件平臺(tái)設(shè)計(jì)

FM 調(diào)制解調(diào)器硬件平臺(tái)框圖如圖1所示。

圖1 FM 調(diào)制解調(diào)器硬件平臺(tái)框圖

2.1 主要芯片選型

音頻模擬信號(hào)采樣ADC 和重建DAC 采用串行接口的芯片，ADC 采用MAXIM 公司的MAX1285，有效位數(shù)12位，采樣速率最高可達(dá)400Ksps，接口時(shí)序圖見(jiàn)圖2［2］所示。

圖2 MAX1285接口時(shí)序圖

DAC 采用AD 公司的AD5320，有效位數(shù)12 位，最高串行時(shí)鐘可達(dá)30Mhz，重建采樣點(diǎn)速率位。接口時(shí)序圖見(jiàn)圖3［3］所示。

圖3 AD5320接口時(shí)序圖

中頻采樣ADC采用AD 公司的AD9235，有效位數(shù)12位并行接口，最高采樣率65Msps，信噪比SNR 為75dBc，無(wú)雜散動(dòng)態(tài)范圍SFDR 為85dBc，采樣帶寬高達(dá)500MHz，2.7V～3.6V 供電，功耗低于300mW。AD9235 時(shí)序圖見(jiàn)圖4［4］所示。

圖4 AD9235時(shí)序圖

數(shù)字上變頻芯片采用AD 公司的AD9856，集成12位DAC，內(nèi)置可編程內(nèi)插濾波器和時(shí)鐘乘法器，最高系統(tǒng)時(shí)鐘可達(dá)200MHz，最大輸出帶寬DC-80MHz，70MHz輸出時(shí)寬帶無(wú)雜散動(dòng)態(tài)范圍SFDR 大于48dBc，窄帶SFDR 大于80dBc，接口時(shí)序圖見(jiàn)圖6［5］所示。

圖5 AD9856接口時(shí)序圖

2.2 工作原理

發(fā)射時(shí)輸入音頻由MAX1285 進(jìn)行采樣，采樣速率位16Ksps。FPGA 使用主方式的SPI接口讀取ADC 樣點(diǎn)數(shù)據(jù)，進(jìn)行25倍的內(nèi)插產(chǎn)生400Kbps的采樣數(shù)據(jù)并進(jìn)行FM調(diào)制產(chǎn)生零中頻的I、Q 路已調(diào)FM 信號(hào)。FPGA 通過(guò)并行接口將I、Q 路信號(hào)送AD9856進(jìn)行數(shù)字上變頻產(chǎn)生已調(diào)的24MHz的中頻信號(hào)。

接收時(shí)輸入中頻信號(hào)由AD9235 進(jìn)行帶通采樣，采樣率為19.2Msps。FPGA 使用并行接口讀取采樣后的中頻數(shù)據(jù)，進(jìn)行數(shù)字下變頻和抽取濾波產(chǎn)生速率為400Ksps的零中頻I、Q 路數(shù)據(jù)并進(jìn)行FM 解調(diào)，解調(diào)出的音頻數(shù)字信號(hào)通過(guò)主方式的SPI接口送AD5320重建模擬音頻信號(hào)。

3 FM 調(diào)制解調(diào)軟件算法設(shè)計(jì)

3.1 FM 調(diào)制算法

FM 數(shù)字域的信號(hào)可表示為［6］

其中TS為采用周期，Sm為調(diào)制信號(hào)，fc為載波頻率，mf為調(diào)頻指數(shù)，A為幅度。

零中頻基帶I、Q路數(shù)字域的信號(hào)為

因此，調(diào)制算法信號(hào)處理圖如下圖6所示。

圖6 FM 調(diào)制算法信號(hào)處理圖

求sin和cos可以采用查表法，預(yù)先存儲(chǔ)一張π／2大小的cos函數(shù)表，再進(jìn)行象限擴(kuò)展覆蓋2π，查表法具有速度快的優(yōu)點(diǎn)，但為了提供較大的相位分辨率需要耗占較大的儲(chǔ)存資源。另一種求sin和cos方法是cordic（coordinate rotation digital computer坐標(biāo)旋轉(zhuǎn)數(shù)字計(jì)算機(jī)）算法，cordic算法是一種迭代算法輸入初值經(jīng)過(guò)有限次的迭代計(jì)算得到一定精度的結(jié)果。cordic算法計(jì)算sin和cos函數(shù)的迭代算法如下［7］：

初值

迭代公式

收斂條件

其中θ為相位值，N為迭代次數(shù)，K預(yù)先計(jì)算的初值；sgn為符號(hào)函數(shù)。cordic算法的計(jì)算范圍為，因此也需進(jìn)行象限擴(kuò)展覆蓋2π相位值。cordic算法計(jì)算sin和cos函數(shù)的優(yōu)點(diǎn)耗占極少的存儲(chǔ)資源，但存在一定的延時(shí)，可采用流水線(xiàn)結(jié)構(gòu)解決延時(shí)問(wèn)題。

3.2 FM 解調(diào)算法

3.2.1 DDC算法設(shè)計(jì)

ADC 采樣的信號(hào)為中頻信號(hào)而FM 的解調(diào)算法基于零中頻的I、Q 路信號(hào)，因此必需先對(duì)采樣后的數(shù)字化的中頻信號(hào)進(jìn)行數(shù)字下變頻（DDC）產(chǎn)生零中頻的I、Q 路信號(hào)，DDC原理框圖如圖7所示［8］。

圖7 DDC原理框圖

DDC 輸入的中頻信號(hào)為24MHz，采樣頻率為19.2MHz，則本振信號(hào)為

顯然混頻后的信號(hào)為

因此混頻器可以不使用乘法器來(lái)實(shí)現(xiàn)。

由于基帶I、Q 路信號(hào)的頻率較低，因此為了降低后續(xù)信號(hào)處理的速度壓力必需對(duì)混頻后的信號(hào)進(jìn)行降低采樣率處理即進(jìn)行抽取濾波，抽取濾波一般采用處理速率高資源消耗低的積分梳狀濾波器（CIC）來(lái)實(shí)現(xiàn)，一個(gè)四階的CIC抽取濾波器的原理框圖如圖8所示［9］。

圖8 四階的CIC抽取濾波器

為了進(jìn)一步抑制I、Q 路信號(hào)的帶外雜散在CIC抽取濾波后可以再進(jìn)行一次高帶外抑制的FIR 濾波。

3.2.2 FM 解調(diào)算法

FM 信號(hào)調(diào)制信息包含在頻率信息中，因此FM 解調(diào)可以先基于零中頻基帶I、Q 路信號(hào)解調(diào)出相位信息再對(duì)其進(jìn)行微分運(yùn)算（數(shù)字域?yàn)椴罘郑┙庹{(diào)出調(diào)制信號(hào)。另一種基于零中頻基帶I、Q 路信號(hào)的更簡(jiǎn)便的FM 解調(diào)的算法是數(shù)字鑒頻，其算法如第3節(jié)［6］。

4 性能仿真與分析

在Matlab環(huán)境下對(duì)提出的FM 調(diào)制解調(diào)算法進(jìn)行了仿真［10］，主要仿真參數(shù)如下：

1）調(diào)制信號(hào)幅度為1的1KHz的正旋波；

2）信噪比SNR＝40dB；

3）最大頻偏6KHz；

4）采樣率為200Ksps、400Ksps；

5）Cordic算法迭代次數(shù)N＝12；

6）仿真數(shù)據(jù)長(zhǎng)度為4000。

采樣率為400Ksps時(shí)FM 調(diào)制仿真結(jié)果波形見(jiàn)圖9所示。

采樣率為200Ksps時(shí)FM 解調(diào)仿真結(jié)果波形見(jiàn)圖10所示。

圖9 FM 調(diào)制仿真結(jié)果波形

圖10 FM 解調(diào)仿真結(jié)果波形

仿真結(jié)果表明FM 調(diào)制解調(diào)的算法設(shè)計(jì)是正確的，符合實(shí)際系統(tǒng)的要求。如圖11 所示在系統(tǒng)采樣率為200Ksps時(shí)解調(diào)輸出音頻信號(hào)的奇次諧波增大，但與基波相比相差60dB以上，通過(guò)調(diào)整采用速率和最大頻偏仿真參數(shù)進(jìn)一步仿真表明在FM 系統(tǒng)調(diào)制最大頻偏一定的情況下采樣速率越高調(diào)制解調(diào)失真越小，同樣在采樣率一定的情況下最大頻偏越小失真度越小。但采樣速率越高要求處理速度越高消耗的資源就越多需折中考慮。

5 結(jié)語(yǔ)

本文基于軟件無(wú)線(xiàn)電的思想和FPGA 的硬件平臺(tái)提出了一種FM 調(diào)制解調(diào)器的實(shí)現(xiàn)方案，具有性能好、消耗資源少、簡(jiǎn)單靈活的特點(diǎn)，可以替代傳統(tǒng)的專(zhuān)用芯片，應(yīng)用于一些特殊專(zhuān)用的標(biāo)準(zhǔn)和非標(biāo)準(zhǔn)的FM 調(diào)制解調(diào)的場(chǎng)合。如輸出中頻頻率較低可以不使用DDC 芯片AD9856 直接使用FPGA 進(jìn)行數(shù)字上變頻進(jìn)一步簡(jiǎn)化硬件平臺(tái)降低實(shí)現(xiàn)成本。系統(tǒng)所采用的FM 的調(diào)制解調(diào)算法也可以應(yīng)用到基于DSP或ARM 的硬件平臺(tái)。

［1］Wayne Tomasi.電子通信系統(tǒng)［M］.第四版.王曼珠，許萍，譯.北京：電子工業(yè)出版社，2002：215-256.

［2］400ksps／300ksps，Single-Supply，Low-Power，Serial 12-Bit ADCs with Internal Reference［EB／OL］.http：／／datasheet.maximintegrated.com／en／ds／MAX1284-MAX1285B.pdf.

［3］2.7Vto 5.5V，140μA，Rail-to-Rail Output 12-Bit DAC in an SOT-23［EB／OL］.http：／／www.analog.com／static／importedfiles／data＿sheet／AD5320.pdf.

［4］12-Bit，20／40／65MSPS 3VA／D Converter［EB／OL］.http：／／www.analog.com／static／imported-files／data＿sheet／AD9235.pdf.2005Analog Devices，Inc.

［5］CMOS 200MHz Quadrature Digital Upconverter［EB／OL］.http：／／www.analog.com／static／imported-files／data ＿sheet／AD9856.pdf.

［6］楊小牛，樓才義，徐建良.軟件無(wú)線(xiàn)電原理與應(yīng)用［M］.北京：電子工業(yè)出版社，2001：179-190.

［7］Jeffrey H.Reed.軟件無(wú)線(xiàn)電——無(wú)線(xiàn)電工程的現(xiàn)代方法［M］.陳強(qiáng)譯.北京：人民郵電出版社，2004：366-372.

［8］張欣.擴(kuò)頻通信數(shù)字基帶信號(hào)處理算法及其VLSI實(shí)現(xiàn)［M］.北京：科學(xué)出版社，2004：57-63.

［9］田耘，徐文波，張延偉.無(wú)線(xiàn)通信FPGA 設(shè)計(jì)［M］.北京：電子工業(yè)出版社，2007：215-226.

［10］姚東，王愛(ài)民，馮 峰.MTALAB 命令大全［M］.北京：人民郵電出版社，2000，6.