左智成

(中原文化藝術(shù)學(xué)院，鄭州450002)

數(shù)字系統(tǒng)的硬件設(shè)計目前有兩種方法，即傳統(tǒng)系統(tǒng)硬件設(shè)計和現(xiàn)代系統(tǒng)軟件設(shè)計.電子工程師因其使用設(shè)計方法的不同，被劃分為硬件工程師和軟件工程師.他們專心于自己的設(shè)計事業(yè)，很少從事跨界工作，尤其軟件從業(yè)人員更是如此.隨著微電子技術(shù)的迅猛發(fā)展，特別是計算機技術(shù)的日新月異和硬件描述語言(Hardware Description Language，HDL)的開發(fā)和使用，這種傳統(tǒng)的、難以逾越的溝界被打破，電子工程師無論是硬件設(shè)計人員還是軟件從業(yè)者都已經(jīng)開始使用HDL語言設(shè)計趨于合理、符合生產(chǎn)要求的數(shù)字設(shè)備.而且，使用HDL語言設(shè)計數(shù)字系統(tǒng)與傳統(tǒng)方法設(shè)計相比，優(yōu)勢極為突出，可降低設(shè)計難度，在設(shè)計的每一步都可進行仿真，能及早發(fā)現(xiàn)問題，縮短開發(fā)周期，且文件資料歸檔方便，可節(jié)省大量的人力物力資源，它是硬件設(shè)計領(lǐng)域的一次變革，對系統(tǒng)硬件的設(shè)計將產(chǎn)生巨大的影響［1］.

1 數(shù)字系統(tǒng)硬件的傳統(tǒng)設(shè)計方法

在未開發(fā)計算機輔助設(shè)計系統(tǒng)的年代，電子工程師均采用傳統(tǒng)的設(shè)計方法設(shè)計數(shù)字系統(tǒng)［2］.這種數(shù)字系統(tǒng)的設(shè)計方法是在“人工”的基礎(chǔ)上形成的，具有以下幾個主要特征:

1.1 自底向上的設(shè)計方法

自底向上的硬件電路設(shè)計方法的主要步驟是:當(dāng)給定生成目標(biāo)后，設(shè)計真值表，使用卡諾圖或邏輯代數(shù)化簡成最簡表達式，然后采用“搭積木”的方法選擇功能固定的標(biāo)準(zhǔn)芯片實現(xiàn)生成，最后調(diào)試和驗證并修改相關(guān)設(shè)計.上述設(shè)計方法也稱自下向上的設(shè)計方法，它充分體現(xiàn)在各功能模塊的電路設(shè)計中，其設(shè)計流程如圖1所示.

1.2 通用邏輯元器件是構(gòu)成系統(tǒng)的主要部件

在傳統(tǒng)的硬件電路設(shè)計方法中，設(shè)計者總是根據(jù)系統(tǒng)的實際需要，力求選擇市場上能買到的邏輯元器件來搭建所要求的邏輯電路，從而實現(xiàn)系統(tǒng)的硬件設(shè)計.對于由微處理器及相應(yīng)硬件組成的系統(tǒng)中，部分系統(tǒng)的硬件功能可以用軟件來實現(xiàn)，這在某種程度上簡化了系統(tǒng)硬件電路的設(shè)計，但是這種選擇通用元器件構(gòu)成數(shù)字系統(tǒng)的模式并未改變.

圖1 傳統(tǒng)設(shè)計流程

1.3 在系統(tǒng)設(shè)計硬件搭建的后期進行仿真和調(diào)試

仿真和調(diào)試在傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法中，通常是在完成系統(tǒng)硬件搭建以后才能進行，這是因為進行仿真和調(diào)試的工具一般為系統(tǒng)仿真器、邏輯分析儀和示波器等.它們只有在數(shù)字系統(tǒng)硬件構(gòu)成后才能使用.因此，在設(shè)計過程中潛伏存在的問題只能在后期被發(fā)現(xiàn)，這就對系統(tǒng)設(shè)計人員提出了更高的要求，一旦出現(xiàn)失誤，系統(tǒng)設(shè)計將存在較大缺陷，那么極有可能推倒進行重新設(shè)計，使得設(shè)計周期大為延長［3］.

1.4 電路原理圖是設(shè)計的主要文件

在使用傳統(tǒng)的硬件設(shè)計方法進行數(shù)字系統(tǒng)設(shè)計并調(diào)試完結(jié)后，得到的硬件設(shè)計文件主要是由若干張電路原理圖集合形成的文件.在這些集合文件中詳細說明了各邏輯部件的名稱及相互間信號的依賴關(guān)系，是用戶今后使用和維護系統(tǒng)的依據(jù).對于較為簡單的小系統(tǒng)，這種電路原理圖只要幾張、幾十張至幾百張即可，但如果系統(tǒng)龐大，硬件結(jié)構(gòu)相對復(fù)雜，那么這種原理圖文件可能有幾千張、幾萬張乃至幾十萬張，這就給原理圖文件的歸檔、閱讀、修改和使用帶來了極大的困難，對系統(tǒng)的使用和維護帶來了極大的不便.

2 現(xiàn)代的系統(tǒng)軟件設(shè)計方法

隨著微電子技術(shù)的迅猛發(fā)展，大規(guī)模、超大規(guī)模專用集成電路(ASIC、Application Specific Integrated Circuit)的研制和使用，各ASIC制造廠商為了提高研、發(fā)、產(chǎn)效益，縮減研發(fā)周期及增強研發(fā)成果的繼承性，均開發(fā)了適于各自目的的系統(tǒng)設(shè)計軟件，即HDL語言.現(xiàn)時使用最廣泛的是美國國防部研發(fā)的VHDL(Very High Speed Integrated Circuit，HDL)和Verilog公司的Verilog硬件描述語言［4］.利用HDL語言設(shè)計數(shù)字系統(tǒng)有以下幾個特征:

2.1 自頂向下的模塊化設(shè)計方法

自頂向下的模塊化設(shè)計方法，就是從系統(tǒng)的總體功能要求出發(fā)，先進行整體規(guī)劃，然后確定設(shè)計方案，自頂向下逐步將設(shè)計指標(biāo)分解到各模塊，再進行模塊和細節(jié)設(shè)計，最后實現(xiàn)數(shù)字系統(tǒng)的總體設(shè)計.這種設(shè)計方法將數(shù)字系統(tǒng)的設(shè)計自頂向下分成三步進行.

第一步是行為描述(頂部描述).它是對整個數(shù)字系統(tǒng)頂部功能的描述，建立系統(tǒng)的數(shù)學(xué)模型.通過對系統(tǒng)頂部功能的數(shù)學(xué)模型描述、仿真來發(fā)現(xiàn)設(shè)計中早期存在的功能不完善、行為描述不準(zhǔn)確的問題.這一階段主要考慮數(shù)字系統(tǒng)的整體結(jié)構(gòu)及工作過程是否達到系統(tǒng)總體功能的預(yù)設(shè)要求，不考慮行為描述實際的操作和算法實現(xiàn).下面以六進制計數(shù)器為例說明以行為方式描述的工作特性.

以上VHDL語言程序勾畫出了六進制計數(shù)器的輸入、輸出引腳和內(nèi)部計數(shù)過程的計數(shù)狀態(tài)變化時序及關(guān)系.這實際上是計數(shù)器工作狀態(tài)的描述.當(dāng)該程序仿真通過以后，說明六進制計數(shù)器模型是正確的.

第二步是寄存器傳輸(Register Transfer Level，RTL)描述，也稱數(shù)據(jù)流描述.第一步頂部描述建立系統(tǒng)結(jié)構(gòu)的數(shù)學(xué)模型因其程序抽象度高，難以直接映射到數(shù)字系統(tǒng)內(nèi)部的具體邏輯部件結(jié)構(gòu)，不便用硬件來實現(xiàn).因此必須將數(shù)字模型方式描述的VHDL程序轉(zhuǎn)化為數(shù)據(jù)流方式描述的VHDL程序.只有這樣，才能求得系統(tǒng)的邏輯表達式，再進行下一步的綜合.下面仍以六進制計數(shù)器為例，說明行為方式描述轉(zhuǎn)化為RTL方式描述.

圖2 自頂向下設(shè)計流程

在以上的RTL描述方式中，JK觸發(fā)器、D觸發(fā)器、與門和或非門都可以在庫WORK.NEW.ALL中直接調(diào)用，且構(gòu)造體直接描述了它們之間的連接關(guān)系.與行為方式描述相比，RTL描述更接近于實際電路的描述.

在數(shù)據(jù)流描述的源程序編寫完成后，用仿真軟件對該方式描述的源程序進行仿真.若仿真結(jié)果正確，就可進行第三步的邏輯綜合.

第三步邏輯綜合.邏輯綜合的目的是用邏輯綜合工具將數(shù)據(jù)流描述的程序轉(zhuǎn)換成門級網(wǎng)絡(luò)表，即用基本邏輯部件表示的文件.若需要，可進一步將邏輯綜合的結(jié)果以邏輯原理圖方式輸出.這個邏輯原理圖就相當(dāng)于用傳統(tǒng)方法設(shè)計的硬件電路，根據(jù)系統(tǒng)功能體系要求畫出系統(tǒng)的全部邏輯電路原理圖.以門級網(wǎng)絡(luò)表為基礎(chǔ)，對邏輯綜合結(jié)果再次在門級電路上進行仿真，測試信號依存關(guān)系和定時關(guān)系.若都正常，那么數(shù)字系統(tǒng)的硬件設(shè)計就此成功完結(jié).若這三步的某一步發(fā)現(xiàn)問題則都可隨時返回上一步，查看源程序，尋找和修改出現(xiàn)相應(yīng)錯誤的模塊、進程或結(jié)構(gòu)，然后繼續(xù)下一步.

邏輯綜合結(jié)束后，在最終完成硬件設(shè)計時，有兩種選擇:第一種是采用自動布線程序?qū)⑦壿嬀C合的結(jié)果轉(zhuǎn)換成相應(yīng)的ASIC芯片的制造工藝，做出ASIC芯片;第二種是將結(jié)果轉(zhuǎn)化成CPLD(復(fù)雜可編程邏輯器件)或FPGA(現(xiàn)場可編程門陣列)的編碼點，而后寫入對應(yīng)芯片，完成數(shù)字系統(tǒng)設(shè)計.整個設(shè)計過程如圖2所示.

2.2 系統(tǒng)設(shè)計合理化、體積微型化

如前所述，眾多ASIC芯片制造商提供的軟件均可支持或兼容HDL語言，所以，電子工程師在設(shè)計數(shù)字系統(tǒng)的硬件電路時，可根據(jù)硬件系統(tǒng)的需求，自行設(shè)計ASIC芯片或可編程邏輯器件.這終將會使數(shù)字系統(tǒng)的硬件電路趨于合理，體積大為縮小，走向微型化.

2.3 全過程仿真

從自頂向下的三步設(shè)計過程可以看出，仿真始終貫穿在系統(tǒng)硬件設(shè)計的各環(huán)節(jié)之中，即行為(頂部數(shù)學(xué)模型)仿真、數(shù)據(jù)流(RTL)仿真和門級(門電路原理)仿真.這就使在系統(tǒng)設(shè)計各個階段存在的潛伏問題能被及時發(fā)現(xiàn)和更正.較之傳統(tǒng)自底向上設(shè)計的后期仿真，自頂向下的三步設(shè)計最大限度地縮減了系統(tǒng)的設(shè)計周期，節(jié)省了大量的人力、物力資源.

2.4 系統(tǒng)的設(shè)計周期大為縮減

在傳統(tǒng)硬件電路的設(shè)計方法中，電子工程師必須在設(shè)計前求得電路的邏輯表達式或真值表(或狀態(tài)表)，這是相當(dāng)繁雜和困難的過程，尤其是在硬件系統(tǒng)較為復(fù)雜時更是如此.而用現(xiàn)代軟件的設(shè)計方法設(shè)計硬件電路時，設(shè)計者無需得到邏輯表達式或真值表.例如六進制計數(shù)器，只要知道六進制計數(shù)器的6個計數(shù)狀態(tài)就行了，而無需寫出相關(guān)電路的邏輯表達式.這使硬件電路的設(shè)計愈來愈便利，難度也大為降低，縮短了硬件系統(tǒng)的設(shè)計周期，提高了設(shè)計效率.據(jù)有關(guān)資料統(tǒng)計，就此一項可使系統(tǒng)的設(shè)計周期縮短大約1/3 ～1/2［5］.

2.5 HDL的源程序是設(shè)計的歸檔文件

如1.4所述，在傳統(tǒng)硬件電路的設(shè)計中，電路原理圖是最后得到的主要文件，而利用現(xiàn)代軟件設(shè)計硬件電路時，得到的設(shè)計文件是HDL編寫的源程序，需要時就可轉(zhuǎn)換成電路原理圖.用源程序作歸檔文件有以下優(yōu)點:(1)資料量小，便于紙質(zhì)保存.(2)繼承性好.在設(shè)計任何硬件電路時，可利用現(xiàn)有文件中的進程和過程等程序.(3)可閱讀性強.閱讀理解源程序要比理解電路原理圖容易一些.在源程序中能容易找出某部分電路的邏輯關(guān)系和工作原理.

3 結(jié)語

數(shù)字系統(tǒng)硬件設(shè)計的兩種方法目前在實際工作中都有使用.傳統(tǒng)的硬件電路設(shè)計方法已經(jīng)沿襲使用了幾十年，是廣大電子設(shè)計者所熟悉和掌握的一種方法.但是，隨著計算機技術(shù)日新月異、微電子技術(shù)的迅速發(fā)展，傳統(tǒng)的設(shè)計方法已無法跟進現(xiàn)代技術(shù)的發(fā)展.一種嶄新、采用現(xiàn)代軟件語言設(shè)計的硬件電路方法正在蓬勃發(fā)展，它的出現(xiàn)使硬件電路設(shè)計的難度大為降低，設(shè)計周期大為縮短，節(jié)省了大量的人力物力，對硬件電路的設(shè)計產(chǎn)生了革命性的變化.

［1］侯伯亨，劉凱，顧新.VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計［M］.第3版.西安:西安電子科技大學(xué)出版社，2009.

［2］文漢云，劉鵬，胡杰.數(shù)字邏輯與數(shù)字系統(tǒng)設(shè)計［M］.北京:清華大學(xué)出版社，2012.

［3］譚會生，昌凡.EDA技術(shù)及應(yīng)用［M］.西安:西安電子科技大學(xué)出版社，2009.

［4］王金明.數(shù)字系統(tǒng)設(shè)計與Verilog HDL［M］.第4版.北京:電子工業(yè)出版社，2011.

［5］朱志平.基于VHDL的交通管理器設(shè)計［J］.渭南師范學(xué)院學(xué)報，2012，27(6):24－28.