楊皓宇，薛雙苓，王 磊，郭寶強(qiáng)，葛曼玲

(1.河北工業(yè)大學(xué) 電氣工程學(xué)院 天津 300130；2.廊坊職業(yè)技術(shù)學(xué)院 電氣工程系，廊坊 065000)

0 引言

近年來(lái)隨著人們對(duì)數(shù)據(jù)的信息量、處理效率和系統(tǒng)實(shí)時(shí)控制精確度的要求不斷提高，對(duì)由數(shù)字信號(hào)處理器(Digital Signal Processor)簡(jiǎn)稱(chēng)DSP為中心處理單元的系統(tǒng)要求越來(lái)越高。它是一類(lèi)為高速處理數(shù)字信號(hào)和算法而設(shè)計(jì)的處理器, 其系統(tǒng)架構(gòu)和控制策略會(huì)影響整個(gè)系統(tǒng)的數(shù)據(jù)處理能力和運(yùn)行速度。而現(xiàn)場(chǎng)可編程邏輯門(mén)陣列(FPGA)可以實(shí)時(shí)地對(duì)外部或內(nèi)置的RAM、ROM編程，靈活改變邏輯器件的功能，從而實(shí)現(xiàn)不同的控制要求。采用基于FPGA的雙DM 642并行處理器的結(jié)構(gòu)，可以使系統(tǒng)開(kāi)發(fā)周期縮短，容易維護(hù)和擴(kuò)展，大大拓展了單片DSP芯片性能，從而提高了系統(tǒng)的整體性能。

1 系統(tǒng)的硬件設(shè)計(jì)方法

1.1 系統(tǒng)總體結(jié)構(gòu)

基于FPGA的雙DM 642通信系統(tǒng)由CMOS圖像傳感器、兩個(gè)DM 642芯片、FPGA以及SDRAM和FLASH存儲(chǔ)器組成。系統(tǒng)總體結(jié)構(gòu)如圖1所示?？删幊踢壿嬮T(mén)陣列(FPGA)作為連接兩個(gè)DM 642之間的橋梁，在系統(tǒng)中擔(dān)負(fù)管理、接口和通信的功能；其中DM 642的SPI是由M cbsp擴(kuò)展而成，兩個(gè)DM 642分為主從處理器，主DM 642的SPI配置成為主接收，用于接收來(lái)自從DM 642接收的數(shù)據(jù)信息，從DM 642的SPI用于向主處理器發(fā)送通信協(xié)議信息，同DM 642的GPIO中斷一起完成兩個(gè)DSP的兩次握手，兩個(gè)處理器間的圖像數(shù)據(jù)和通信協(xié)議是通過(guò)其自帶的VP口進(jìn)行數(shù)據(jù)傳輸?shù)摹?/p>

圖1 系統(tǒng)總體結(jié)構(gòu)圖

1.2 CMOS圖像傳感器

目前市場(chǎng)上主流的圖像傳感器主要分為CMOS(Complementary Metal-Oxide Sem iconductor)型，中文稱(chēng)“互補(bǔ)金屬氧化物半導(dǎo)體”和CCD(Charge-Coupled Device)器件，中文稱(chēng)“電荷耦合器件”兩種。

隨著CMOS技術(shù)的發(fā)展，CMOS由于其成本低、功耗低、單一工作電壓、集成AD轉(zhuǎn)換器、數(shù)字形式數(shù)據(jù)輸出、圖像大小可編程控制等優(yōu)點(diǎn)，在攝像頭、微型數(shù)碼相機(jī)、掃描儀、可視電話等領(lǐng)域中得到越來(lái)越多的應(yīng)用；本系統(tǒng)的CMOS圖像傳感器采用的是M icron 公司的CMOS彩色圖像傳感器MT9T001，它采用Digital Clarity Image Sensor Technology技術(shù)，具有300萬(wàn)像素(2048 x 1536)、43dB信噪比、簡(jiǎn)單的接口和功能寄存器，可以將窗口在水平和垂直方向隨意變動(dòng)、圖像坐標(biāo)原點(diǎn)任意定義、幀速率可調(diào)、隔行或列輸出等。

1.3 DSP芯片TMS320DM 642

DSP 芯片選用的是T I公司2003年推出的TMS320DM 642，它是一款32位定點(diǎn)DSP芯片，屬于C6000系列處理器，它采用第2代高性能增強(qiáng)型超長(zhǎng)指令字(VelociTI.2)結(jié)構(gòu)的DSP核及增強(qiáng)的并行機(jī)制，保留了C64x原有的內(nèi)核結(jié)構(gòu)，工作頻率由內(nèi)部倍頻器設(shè)置，當(dāng)工作在720MHz的時(shí)鐘頻率下，其處理性能最高可達(dá)5760M I/s。它的EM IFA接口數(shù)據(jù)總線寬度為64位，最高數(shù)據(jù)存取頻率達(dá)133 MHz，可直接與大容量、低成本的SDRAM 芯片無(wú)縫連接。DM 642片上帶有3個(gè)雙通道(VP0、VP1、VP2)數(shù)字視頻口，可同時(shí)處理多路數(shù)字視頻流，集成了諸如SPI,IIC,VP,EMAC等豐富的接口，為進(jìn)行視頻圖像采集和數(shù)據(jù)交換提供了很好的解決方案。

1.4 FPGA芯片EP3C16F484C8

根據(jù)FPGA要實(shí)現(xiàn)的數(shù)字信號(hào)處理功能以及存儲(chǔ)容量和時(shí)序控制邏輯的規(guī)模，評(píng)估了所需要要FPGA的邏輯資源、管腳數(shù)量、片內(nèi)存儲(chǔ)資源等因素，最終選取了A ltera公司Cyclone III系列的EP3C80F484C8。Cyclone 系列的FPGA 是A ltera 公司針對(duì)低成本高性能的應(yīng)用而推出, 具有很高的性?xún)r(jià)比。EP3C16F484C8的最大可用IO數(shù)量347，片內(nèi)504Kbit的RAM可以配為單雙口RAM,ROM,FIFO等各式存儲(chǔ)模塊；四個(gè)高精度的鎖相環(huán),方便地為片內(nèi)的各個(gè)模塊提供所需要的時(shí)鐘；15408個(gè)LE(邏輯單元)為接口電路的實(shí)現(xiàn)提供豐富的邏輯資源。FPGA系統(tǒng)時(shí)鐘50MHz，采用主動(dòng)串行(AS)配置方式，配置芯片選擇EPCS16。A ltera公司的QuartusⅡ集成開(kāi)發(fā)環(huán)境簡(jiǎn)便易用,內(nèi)含大量IP核,其內(nèi)嵌的Signal TapⅡ邏輯分析儀更是為用戶的調(diào)試提供了很大方便。

1.5 系統(tǒng)的接口設(shè)計(jì)

1.5.1 主DSP配置方法

1）主DSP利用M cbsp口配置成SPI，擴(kuò)展引腳與FPGA相連，模式為從接收。

2）主DSP利用VP1作為視頻顯示，VP2作為視頻采集，擴(kuò)展引腳與FPGA相連。

3）主DSP的EM IF總線與FPGA相連完成對(duì)圖像傳感器參數(shù)的配置。

4）主DSP利用GPIO通知從DSP發(fā)送的協(xié)議還是圖像。擴(kuò)展引腳與FPGA。1.5.2 從DSP配置方法

1）從DSP利用M cbsp口，配置成SPI，擴(kuò)展引腳與FPGA相連，模式為主發(fā)送。

2）從DSP利用VP0作為視頻顯示，VP2視頻采集，擴(kuò)展引腳與FPGA相連。

3）從DSP通過(guò)GPIO與主DSP通信，實(shí)現(xiàn)握手，擴(kuò)展引腳與FPGA相連。

1.5.3 FPGA IO和中斷管理配置方法

當(dāng)有數(shù)據(jù)需要傳輸?shù)紻SP時(shí)，IO管理模塊發(fā)出中斷信號(hào)給DSP。DSP接收到中斷信號(hào)后，查看FPGA內(nèi)部狀態(tài)寄存器中具體發(fā)生中斷位。(狀態(tài)寄存器位詳見(jiàn)表1)DSP根據(jù)所判斷的位尋找對(duì)應(yīng)的數(shù)據(jù)，并從接口中將數(shù)據(jù)讀走。DSP完成數(shù)據(jù)的讀取后，將清除寄存器中對(duì)應(yīng)位賦值為0，結(jié)束一次讀取任務(wù)。

此協(xié)議為主DSP與FPGA之間的通訊協(xié)議。該協(xié)議的數(shù)據(jù)位寬為32位，對(duì)應(yīng)所需要配置的數(shù)據(jù)，配置地址是基地址和偏移地址之和。

表1 主DSP與FPGA之間通信協(xié)議

2 系統(tǒng)的軟件設(shè)計(jì)方法

本系統(tǒng)采用TI公司針對(duì)C6000系列芯片開(kāi)發(fā)的DSP/BIOS操作系統(tǒng)進(jìn)行軟件設(shè)計(jì)，采用多線程技術(shù)進(jìn)行多任務(wù)間同步通信；對(duì)硬件的訪問(wèn)是通過(guò)DSP/BIOS架構(gòu)的M iniDriver方式進(jìn)行的，這就保證了系統(tǒng)的穩(wěn)定性和可靠性。

2.1 驅(qū)動(dòng)程序設(shè)計(jì)

TI公司為設(shè)備驅(qū)動(dòng)開(kāi)發(fā)者提供了一種類(lèi)/微型驅(qū)動(dòng)模型(class/m inidriver model)。該模型在功能上將設(shè)備驅(qū)動(dòng)程序分為依賴(lài)硬件層和不依賴(lài)硬件層兩層, 兩層之間使用通用接口。如圖2所示, 類(lèi)/微型驅(qū)動(dòng)模型中的微型驅(qū)動(dòng)直接控制外部設(shè)備。只要微型驅(qū)動(dòng)創(chuàng)建了規(guī)定的函數(shù)，應(yīng)用程序就可以方便地通過(guò)GIO類(lèi)驅(qū)動(dòng)進(jìn)行調(diào)用。這些規(guī)定的函數(shù)包括：通道綁定函數(shù)(mdBindDev)、通道創(chuàng)建/刪除函數(shù)(mdCreateChan/mdDeleteChan)、I/O請(qǐng)求發(fā)送函數(shù)(mdSubmitChan)、中斷服務(wù)函數(shù)(ISRs)和設(shè)備控制函數(shù)(mdControlChan)。這些規(guī)定的函數(shù)將放入微型驅(qū)動(dòng)的函數(shù)接口表(IOM_Fxns)中的相應(yīng)位置，供應(yīng)用程序通過(guò)適配模塊或GIO類(lèi)驅(qū)動(dòng)調(diào)用。

圖2 DSP/BIOS驅(qū)動(dòng)分層模型

對(duì)硬件的訪問(wèn)都封裝成對(duì)應(yīng)的驅(qū)動(dòng)模塊，并且需要用到TI的DDK和NDK開(kāi)放包，主要包括：1)對(duì)VP1和VP2的驅(qū)動(dòng)設(shè)計(jì)，在DDK中TI為了降低設(shè)計(jì)難度，已經(jīng)針對(duì)VP口提供了常用編碼器和解碼器的驅(qū)動(dòng)模塊，因此可以在其提供的庫(kù)文件中進(jìn)行修改，具體來(lái)說(shuō)就是修改VPORT_CAP_Params和VPORTDIS_Params結(jié)構(gòu)中位寬定義字段修改為需要的位寬格式，然后把相關(guān)函數(shù)中參數(shù)和實(shí)際用到的變量對(duì)應(yīng)修改即可。修改后要重新編譯工程，并將生成的庫(kù)文件加入系統(tǒng)工程。2)對(duì)SPI的驅(qū)動(dòng)設(shè)計(jì)，可以在DDK中的視頻口驅(qū)動(dòng)的基礎(chǔ)上，根據(jù)GIO驅(qū)動(dòng)模型，將M cbsp配置成SPI主發(fā)從接，SPI從發(fā)主接二種模式，并且配置相應(yīng)參數(shù)重新編譯工程，將庫(kù)文件加入即可。3) 對(duì)以太網(wǎng)口驅(qū)動(dòng)設(shè)計(jì)，TI已經(jīng)在NDK中提供了TCP/IP協(xié)議棧的支持，但NDK要在自己的設(shè)計(jì)板子上運(yùn)行，還需要在用戶板級(jí)驅(qū)動(dòng)包中添加對(duì)EMAC和MDIO初始化操作。這里在BIOS的全局初始化函數(shù)中首先對(duì)物理層芯片進(jìn)行復(fù)位，然后實(shí)現(xiàn)兩個(gè)回調(diào)函數(shù)_getConfig和_linkStatus，分別實(shí)現(xiàn)對(duì)MAC地址配置和以太網(wǎng)鏈路狀態(tài)信息的讀取。

2.2 主程序設(shè)計(jì)

主程序設(shè)計(jì)流程如圖3所示。開(kāi)始上電，完成主DSP和從DSP上電自啟功能，實(shí)現(xiàn)兩個(gè)DSP處理器的兩次握手。從DSP初使化完成后通過(guò)SPI進(jìn)行通知主DSP已經(jīng)完成初始化。主DSP進(jìn)行系統(tǒng)初始化參數(shù)配置后，進(jìn)行通過(guò)SPI接收從DSP的協(xié)議；如果從DSP接收到主DSP觸發(fā)GPIO到來(lái)的中斷，開(kāi)始啟動(dòng)圖像采集線程，完成第一次握手。然后主DSP通過(guò)VP1發(fā)送一數(shù)據(jù)幀協(xié)議進(jìn)行初始化從DSP視頻口通道，從DSP通過(guò)VP2視頻口接收數(shù)據(jù)幀進(jìn)行采集一幅圖像。通過(guò)協(xié)議解析，若判斷其為一協(xié)議，則完成從DSP參數(shù)的配置，然后刪除，創(chuàng)建視頻口通道；最后通過(guò)SPI發(fā)送從DSP視頻口創(chuàng)建完成協(xié)議，實(shí)現(xiàn)雙DSP的第二次握手。主DSP發(fā)送開(kāi)始采集信號(hào)，打開(kāi)圖像傳感器，從而進(jìn)行正常的工作，從DSP完成算法處理，然后通過(guò)VP1發(fā)送算法處理后的圖像數(shù)據(jù)到主DSP的VP2口，最終通過(guò)以太網(wǎng)口傳輸?shù)缴衔粰C(jī)進(jìn)行圖像顯示。

圖3 主程序流程圖

3 仿真及實(shí)驗(yàn)驗(yàn)證

實(shí)驗(yàn)使用A lte ra公司提供的Quartus下的signalTap為調(diào)試工具,主DSP發(fā)送給從DSP握手協(xié)議格式包括前導(dǎo)碼、數(shù)據(jù)長(zhǎng)度，命令字和數(shù)據(jù)，其中前導(dǎo)碼是進(jìn)行兩個(gè)DSP發(fā)送數(shù)據(jù)之間的同步；數(shù)據(jù)長(zhǎng)度為命令字和數(shù)據(jù)長(zhǎng)度的總和，如表2所示。FPGA配置主從DSP的VP口，SPI、GPIO如圖4、圖5所示。通過(guò)Signal Tap II下觀測(cè)所傳輸?shù)臄?shù)據(jù)，啟動(dòng)從DSP的SPI在幀下降沿發(fā)送數(shù)據(jù)，主DSP的VP1口時(shí)鐘上升沿使能。主從DSP接收的數(shù)據(jù)分別如圖4、圖5所示，分別對(duì)應(yīng)表2的三個(gè)協(xié)議數(shù)據(jù)。實(shí)驗(yàn)中我們處理了300幀大小為320x240的視頻圖像數(shù)據(jù)，通過(guò)統(tǒng)計(jì)得出，每幀圖像的平均算法處理時(shí)間約為15ms，視頻圖像傳輸流暢，并且通過(guò)時(shí)序仿真波形圖也可以看出：基于FPGA架構(gòu)的雙DM 642通信系統(tǒng)能夠進(jìn)行實(shí)時(shí)、準(zhǔn)確的數(shù)據(jù)通信。

圖4 VP口數(shù)據(jù)交換接口設(shè)置

圖5 SPI和GPIO接口設(shè)置

表2 協(xié)議數(shù)據(jù)格式

圖6 主DSP接收到的從DSP的SPI通信協(xié)議

圖7 從DSP接收到主DSP的GPIO中斷

圖8 從DSP接收的主DSP發(fā)送的圖像數(shù)據(jù)

4 結(jié)束語(yǔ)

采用FPGA實(shí)現(xiàn)雙DM 642耦合互聯(lián)進(jìn)行數(shù)據(jù)交換，適合于數(shù)據(jù)吞吐量大，實(shí)時(shí)性、穩(wěn)定性要求高的系統(tǒng)，以此架構(gòu)的雙DM 642處理器系統(tǒng)已經(jīng)應(yīng)用在工業(yè)瓷磚生產(chǎn)質(zhì)量檢測(cè)中，系統(tǒng)的運(yùn)行速度與先前單個(gè)DSP處理器有了很大的提高，系統(tǒng)的穩(wěn)定高速運(yùn)行使生產(chǎn)的效率大大提高。與傳統(tǒng)的單DSP系統(tǒng)相比，該系統(tǒng)還能夠?qū)崿F(xiàn)系統(tǒng)在線模擬，即可以保持現(xiàn)場(chǎng)環(huán)境不變的情況下，重新將采集出來(lái)的圖像數(shù)據(jù)下載到雙DSP系統(tǒng)中進(jìn)行分析，為系統(tǒng)級(jí)測(cè)試提供了很好的解決方案。該系統(tǒng)可進(jìn)行升級(jí)和擴(kuò)展，性?xún)r(jià)比較高，具有廣泛的應(yīng)用前景。

[1] TMS320DM 642 Video/Imaging Fixed-Point Digital Signal Processor(Literature Number:SPRS200J)[Z].Texas Instruments,2005.

[2] TM S320DM 642 DSP Genera l-Pu rpose Inpu t/Ou tp u t(GPIO) Re f e r en c e Gu id e(L ite ra tu r e Number:SPRS584A)[Z].Texas Instruments,2004.

[3] TM S320DM 642 DSP M u ltichanne l Bu f f ered Serial Port(M c BSP) Reference Guide(L iterature Number:SPRS580D)[Z].Texas Instruments, 2004.

[4] ZHOU Y ,W EI P.A real-tim e im age correlating speedometer based on FPGA parallel processing[J].Optical Technique.2006,32(1):108-110.

[5] 張雄偉,陳亮,徐光輝.DSP芯片的原理與開(kāi)發(fā)應(yīng)用[M].北京：電子工業(yè)出版社.2004.

[6] 徐欣,于紅旗,盧啟中,易凡.基于FPGA的嵌入式系統(tǒng)設(shè)計(jì)[M].北京：電子工業(yè)出版社,2004.

[7] 鄭燕,郝建國(guó),黨劍華.基于VHDL語(yǔ)言與QuartusII軟件的可編程邏輯器件應(yīng)用與開(kāi)發(fā)[M].北京：國(guó)防工業(yè)出版社,2007.

[8] 王誠(chéng),蔡海寧,吳繼華.A ltera FPGA/CPLD設(shè)計(jì)(基礎(chǔ)篇)[M].北京：人民郵電出版社,2011.

[9] 吳繼華,蔡海寧,王誠(chéng). A ltera FPGA/CPLD設(shè)計(jì)(高級(jí)篇)[M].北京：人民郵電出版社,2011.

[10] M T 9T 001 3-M EGAPIXEL D IG ITA L IM AGE SENSOR[Z].M ickon. 2009.

[11] 楊莉珺,劉鐵根.基于CMOS圖像傳感器的嵌入式圖像采集與格式轉(zhuǎn)化[J].電子產(chǎn)品世界,2008(6):96-98.

[12] 鄭燕,郝建國(guó),黨劍華.基于VHDL語(yǔ)言與QuartusII軟件的可編程邏輯器件應(yīng)用與開(kāi)發(fā)[M].北京：國(guó)防工業(yè)出版社,2007.